JAJSRD1B August   2014  – February 2024 THS4541

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
  5. デバイス比較表
  6. ピン構成および機能
  7. 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性:(Vs+) – Vs– = 5V
    6. 6.6 電気的特性:(Vs+) – Vs– = 3 V
    7. 6.7 代表的特性 (5V 単一電源)
    8. 6.8 代表的特性:3V 単一電源
    9. 6.9 代表的特性:電源電圧範囲:3V~5V
  8. パラメータ測定情報
    1. 7.1 特性評価回路の例
    2. 7.2 周波数応答の形状係数
    3. 7.3 I/O ヘッドルームに関する検討事項
    4. 7.4 出力 DC 誤差およびドリフトの計算値と、抵抗の不均衡の影響
    5. 7.5 ノイズ解析
    6. 7.6 高調波歪みに影響を与える要因
    7. 7.7 容量性負荷の駆動
    8. 7.8 熱解析
  9. 詳細説明
    1. 8.1 概要
      1. 8.1.1 用語とアプリケーションの前提条件
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 差動 I/O
      2. 8.3.2 パワーダウン制御ピン (PD)
        1. 8.3.2.1 電源シャットダウン動作時の特長
      3. 8.3.3 入力オーバードライブ動作
    4. 8.4 デバイスの機能モード
      1. 8.4.1 シングルエンド ソースから差動出力への動作
        1. 8.4.1.1 シングルエンド入力から差動出力への変換における AC 結合信号パスの検討事項
        2. 8.4.1.2 シングルエンドから差動への変換における DC 結合入力信号パスの検討事項
        3. 8.4.1.3 FDA のシングルエンドから差動構成への変換を行うための抵抗設計式
        4. 8.4.1.4 シングルエンドから差動 FDA 構成における入力インピーダンス
      2. 8.4.2 差動入力から差動出力への動作
        1. 8.4.2.1 AC 結合された差動入力から差動出力への設計の問題
        2. 8.4.2.2 DC 結合された差動入力から差動出力への設計の問題
  10. アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 Designing Attenuators
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 高性能 ADC とのインターフェイス
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスのサポート
      1. 10.1.1 開発サポート
        1. 10.1.1.1 TINA シミュレーション・モデルの機能
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

代表的特性:電源電圧範囲:3V~5V

Vs+ = 3V および 5V、Vs– = GND、Vocm はオープン、50Ω シングルエンド入力から差動出力、、ゲイン = 2V/V、Rload = 500Ω、TA ≈ 25℃ (特に記述のない限り)

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図 6-37 メイン アンプ差動開ループ ゲインおよび位相と周波数との関係
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図 6-39 全周波数帯域の入力スポット ノイズ
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同相モード入力から差動出力、ゲイン 2 のシミュレーション
 
図 6-41 全周波数帯域の CMRR
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図 6-43 同相モード、小信号および大信号応答 (Vocm ピン駆動)
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Vocm 入力は、低インピーダンスのソースにより中電圧に駆動するか、またはオープンでデフォルトの中電圧とすることが可能
図 6-45 出力同相モード ノイズ
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シングルエンドから差動、ゲイン:2 (図 7-1 を参照)、差動出力に対する負電源からの PSRR (1kHz シミュレーション)
図 6-47 –PSRR と Vs– に近づいていく Vocm との関係
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3 ロット、5V 電源でトリムされた合計 2962 ユニット
図 6-49 入力オフセット電圧
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25℃ VIO からの 5V および 3V デルタ、25 ユニット
図 6-51 全温度範囲の入力オフセット電圧
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–40℃~+125℃のエンドポイント ドリフト、3 ロット、合計 68 ユニット
図 6-53 入力オフセット電圧ドリフト
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最大差動出力スイング、Vocm (中間電圧時)
図 6-55 最大 Vopp と Rload との関係
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Vocm 入力オープン、3 ロット、合計 2962 ユニット
図 6-57 Vs+ / 2 デフォルト値からの同相モード出力オフセット
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10MHz、1Vpp 入力、シングルから差動のゲイン:2
図 7-3を参照
図 6-59 PD ターン オン波形
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シングルエンド入力から差動出力、差動出力インピーダンスのシミュレーション、(閉ループ) ゲイン = 2 および 5、図 7-1 を参照
図 6-38 閉ループ出力インピーダンス
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シングルエンド入力から差動出力、ゲイン = 2
(図 7-1 を参照)
、1% 抵抗のシミュレーション、ワーストケースのミスマッチ
図 6-40 全周波数帯域の出力バランス誤差
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シングルエンドから差動、ゲイン = 2 (図 7-1 を参照)
の差動出力への PSRR シミュレーション
図 6-42 全周波数帯域の PSRR
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図 6-44 同相モード、小ステップ応答および大ステップ応答 (Vocm ピン駆動)
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37 ユニットの Vocm 出力オフセットの平均、標準偏差
2.5mV 未満、図 7-3を参照
図 6-46 VoCM オフセットと Vocm 設定との関係
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シングルエンドから差動、ゲイン:2 (図 7-1 を参照)、差動出力に対する正電源からの PSRR (1kHz シミュレーション)
図 6-48 +PSRR と Vs+ に近づいていく Vocm との関係
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3 ロット、合計 2962 ユニット
図 6-50 入力オフセット電流
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5V および 3V の全温度範囲の IOS、25 ユニット
図 6-52 全温度範囲の入力オフセット電流
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–40℃~+125℃のエンドポイント ドリフト、3 ロット、合計 68 ユニット
図 6-54 入力オフセット電流ドリフト
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図 6-56 電源電流と PD 電圧との関係
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中電圧の駆動入力、3 ロット、合計 2962 ユニット
図 6-58 駆動された Vocm からの同相モード出力オフセット
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10MHz、1VPP 入力、シングルから差動のゲイン:2
図 7-3を参照
図 6-60 PD ターン オフ波形