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LP2995

활성

DDR 터미네이션 레귤레이터

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LP2995

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제품 상세 정보

Vin (min) (V) 2.2 Vin (max) (V) 5.5 Vout (min) (V) 1.21 Vout (max) (V) 1.26 Features No external resistors Iq (typ) (mA) 0.25 Rating Catalog Operating temperature range (°C) 0 to 125 Product type DDR DDR memory type DDR
Vin (min) (V) 2.2 Vin (max) (V) 5.5 Vout (min) (V) 1.21 Vout (max) (V) 1.26 Features No external resistors Iq (typ) (mA) 0.25 Rating Catalog Operating temperature range (°C) 0 to 125 Product type DDR DDR memory type DDR
HSOIC (DDA) 8 29.4 mm² 4.9 x 6 SOIC (D) 8 29.4 mm² 4.9 x 6 WQFN (NHP) 16 16 mm² 4 x 4
  • Low Output Voltage Offset
  • Works with +5v, +3.3v and 2.5v Rails
  • Source and Sink Current
  • Low External Component Count
  • No External Resistors Required
  • Linear Topology
  • Available in SOIC-8, SO PowerPAD-8 or WQFN-16 Packages
  • Low Cost and Easy to Use

All trademarks are the property of their respective owners.

  • Low Output Voltage Offset
  • Works with +5v, +3.3v and 2.5v Rails
  • Source and Sink Current
  • Low External Component Count
  • No External Resistors Required
  • Linear Topology
  • Available in SOIC-8, SO PowerPAD-8 or WQFN-16 Packages
  • Low Cost and Easy to Use

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The LP2995 linear regulator is designed to meet the JEDEC SSTL-2 and SSTL-3 specifications for termination of DDR-SDRAM. The device contains a high-speed operational amplifier to provide excellent response to load transients. The output stage prevents shoot through while delivering 1.5A continuous current and transient peaks up to 3A in the application as required for DDR-SDRAM termination. The LP2995 also incorporates a VSENSE pin to provide superior load regulation and a VREF output as a reference for the chipset and DDR DIMMS.

The LP2995 linear regulator is designed to meet the JEDEC SSTL-2 and SSTL-3 specifications for termination of DDR-SDRAM. The device contains a high-speed operational amplifier to provide excellent response to load transients. The output stage prevents shoot through while delivering 1.5A continuous current and transient peaks up to 3A in the application as required for DDR-SDRAM termination. The LP2995 also incorporates a VSENSE pin to provide superior load regulation and a VREF output as a reference for the chipset and DDR DIMMS.
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기술 문서

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모두 보기5
유형 직함 날짜
* Data sheet LP2995 DDR Termination Regulator datasheet (Rev. M) 2013/03/19
Application note Limiting DDR Termination Regulators’ Inrush Current 2016/08/23
EVM User's guide AN-1241 LP2995 Evaluation Board (Rev. B) 2013/05/07
Application note AN-1254 DDR-SDRAM Termination Simplified Using a Linear Regulator (Rev. A) 2013/05/06
Application note DDR-SDRAM Termination Simplified Using A Linear Regulator 2002/07/23

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

시뮬레이션 모델

LP2995 PSpice Transient Model

SNVMAH6.ZIP (71 KB) - PSpice Model
다운로드
시뮬레이션 모델

LP2995 Unencrypted PSpice Transient Model

SNVMAH5.ZIP (4 KB) - PSpice Model
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레퍼런스 디자인

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Design guide: PDF
회로도: PDF
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HSOIC (DDA) 8 옵션 보기
SOIC (D) 8 옵션 보기
WQFN (NHP) 16 옵션 보기
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

포럼 주제 모두 보기(영문)

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