JAJSI62A
November 2019 – February 2020
CDCDB2000
PRODUCTION DATA.
1
特長
2
アプリケーション
3
概要
Device Images
CDCDB2000 のシステム図
4
改訂履歴
5
Pin Configuration and Functions
Pin Functions
6
Specifications
Table 1.
Absolute Maximum Ratings
Table 2.
ESD Ratings
Table 3.
Recommended Operating Conditions
Table 4.
Thermal Information
Table 5.
Electrical Characteristics
Table 6.
Timing Requirements
6.1
Typical Characteristics
7
Detailed Description
7.1
Overview
7.2
Functional Block Diagram
7.3
Feature Description
7.3.1
Output Enable Control
7.3.2
SMBus
7.3.2.1
SMBus Address Assignment
7.3.3
Side-Band Interface
7.4
Device Functional Modes
7.4.1
CKPWRGD_PD# Function
7.4.2
OE[12:5]# and SMBus Output Enables
7.5
Programming
7.5.1
SMBus
7.5.2
SBI
7.6
Register Maps
7.6.1
CDCDB2000 Registers
7.6.1.1
OECR1 Register (Address = 0h) [reset = 78h]
Table 11.
OECR1 Register Field Descriptions
7.6.1.2
OECR2 Register (Address = 1h) [reset = FFh]
Table 12.
OECR2 Register Field Descriptions
7.6.1.3
OECR3 Register (Address = 2h) [reset = FFh]
Table 13.
OECR3 Register Field Descriptions
7.6.1.4
OERDBK Register (Address = 3h) [reset = 0h]
Table 14.
OERDBK Register Field Descriptions
7.6.1.5
SBRDBK Register (Address = 4h) [reset = 1h]
Table 15.
SBRDBK Register Field Descriptions
7.6.1.6
VDRREVID Register (Address = 5h) [reset = X]
Table 16.
VDRREVID Register Field Descriptions
7.6.1.7
DEVID Register (Address = 6h) [reset = X]
Table 17.
DEVID Register Field Descriptions
7.6.1.8
BTRDCNT Register (Address = 7h) [reset = 8h]
Table 18.
BTRDCNT Register Field Descriptions
7.6.1.9
SBIMSK1 Register (Address = 8h) [reset = 0h]
Table 19.
SBIMSK1 Register Field Descriptions
7.6.1.10
SBIMSK2 Register (Address = 9h) [reset = 0h]
Table 20.
SBIMSK2 Register Field Descriptions
7.6.1.11
SBIMSK3 Register (Address = Ah) [reset = 0h]
Table 21.
SBIMSK3 Register Field Descriptions
8
Application and Implementation
8.1
Application Information
8.2
Typical Application
8.2.1
Design Requirements
8.2.2
Detailed Design Procedure
8.2.2.1
Output Enable Control Method
8.2.2.2
SMBus Address
8.2.3
Application Curve
9
Power Supply Recommendations
10
Layout
10.1
Layout Guidelines
10.2
Layout Examples
11
デバイスおよびドキュメントのサポート
11.1
デバイス・サポート
11.1.1
TICS Pro
11.2
ドキュメントの更新通知を受け取る方法
11.3
サポート・リソース
11.4
商標
11.5
静電気放電に関する注意事項
11.6
Glossary
12
メカニカル、パッケージ、および注文情報
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
NPP|80
MPBGAP1
サーマルパッド・メカニカル・データ
発注情報
jajsi62a_oa
jajsi62a_pm
1
特長
85Ω の出力終端を内蔵した 20 の LP-HCSL 出力
8 つのハードウェア出力イネーブル (OE#) 制御
DB2000QL フィルタ処理後の付加位相ジッタ:0.08ps rms 未満
PCIe Gen 4 および Gen 5 Common Clock (CC) および Individual Reference (IR) アーキテクチャをサポート
スペクトラム拡散対応
サイクル間ジッタ:50ps 未満
出力間スキュー:50ps 未満
入力から出力までの遅延:3ns 未満
コアおよび IO 電源電圧:3.3V
ハードウェア制御による低消費電力モード (PD#)
PD# モードでの出力制御のためのサイドバンド・インターフェイス (SBI)
9 つの選択可能な SMBus アドレス
消費電力:600mW 未満
6mm × 6mm、80 ピン TLGA/GQFN パッケージ