JAJSI62C November   2019  – August 2025 CDCDB2000

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 出力イネーブルの制御
      2. 6.3.2 SMBus
        1. 6.3.2.1 SMBus アドレス割り当て
      3. 6.3.3 サイドバンド インターフェイス
    4. 6.4 デバイスの機能モード
      1. 6.4.1 CKPWRGD_PD# 機能
      2. 6.4.2 OE[12:5]# および SMBus 出力イネーブル
    5. 6.5 プログラミング
      1. 6.5.1 SMBus
      2. 6.5.2 SBI
  8. 7 レジスタマップ
    1. 7.1 CDCDB2000 のレジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 出力イネーブルの制御方法
        2. 8.2.2.2 SMBus アドレス
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 TICS Pro
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

4 ピン構成および機能

CDCDB2000 CDCDB2000 NPP パッケージ 80 ピン TLGA 上面図図 4-1 CDCDB2000 NPP パッケージ 80 ピン TLGA 上面図
表 4-1 ピンの機能
ピン 入出力タイプ(2) 説明
名称(1) 番号
入力クロック
CLKIN_P G1 I LP-HCSL 差動クロック入力。通常、クロック ソースの差動出力に直接接続します。
CLKIN_N H1 I
出力クロック
CK0_P J1 O チャネル 0 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK0_N K1 O
CK1_P L1 O チャネル 1 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK1_N M1 O
CK2_P M2 O チャネル 2 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK2_N M3 O
CK3_P M4 O チャネル 3 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK3_N M5 O
CK4_P M7 O チャネル 4 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK4_N M8 O
CK5_P M9 O チャネル 5 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。未使用の場合、ピンは接続せずにままにでき、ピンL8 (OE5#/DATA) はデータ モードにするか high にすることを推奨します。
CK5_N M10 O
CK6_P M11 O チャネル 6 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。未使用の場合、ピンは接続せずにままにでき、ピンL10 (OE6#/CLK) はデータ モードにするか high にすることを推奨します。
CK6_N M12 O
CK7_P L12 O チャネル 7 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合、これらのピンを未接続のままにでき、チャネル 7 の出力をディセーブルにするには、ピン K11 (OE7#) を high にすることを推奨します。
CK7_N K12 O
CK8_P J12 O チャネル 8 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合、これらのピンを未接続のままにでき、チャネル 8 の出力をディセーブルにするには、ピン H11 (OE8#) を high にすることを推奨します。
CK8_N H12 O
CK9_P G12 O チャネル 9 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合、これらのピンを未接続のままにでき、チャネル 9 の出力をディセーブルにするには、ピン E12 (OE9#) を high にすることを推奨します。
CK9_N F12 O
CK10_P D12 O チャネル 10 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合、これらのピンは接続せずにままにでき、ピン E11 (OE10#/SHFT_LD#) は SHFT_LD# モードまたは high にプルアップすることを推奨します。
CK10_N C12 O
CK11_P B12 O チャネル 11 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合、これらのピンを未接続のままにでき、チャネル 11 の出力をディセーブルにするには、ピン C11 (OE11#) を high にすることを推奨します。
CK11_N A12 O
CK12_P A11 O チャネル 12 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合、これらのピンを未接続のままにでき、チャネル 12 の出力をディセーブルにするには、ピン B10 (OE12#) を high にすることを推奨します。
CK12_N A10 O
CK13_P A9 O チャネル 13 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK13_N A8 O
CK14_P A7 O チャネル 14 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK14_N A6 O
CK15_P A5 O チャネル 15 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK15_N A4 O
CK16_P A3 O チャネル 16 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK16_N A2 O
CK17_P A1 O チャネル 17 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK17_N B1 O
CK18_P C1 O チャネル 18 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK18_N D1 O
CK19_P E1 O チャネル 19 の LP-HCSL 差動クロック出力。通常、PCIe 差動クロック入力に直接接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
CK19_N F1 O
管理と制御
CKPWRGD_PD# M6 I、PD クロック パワー グッドおよびパワー ダウン マルチファンクション入力ピン、内部 120kΩ プルダウン。通常、マイクロ コントローラの GPIO に接続します。使用しない場合は、ピンを未接続のままにしておくことができます。最初の high 遷移で、PWRGD はラッチされた Sadr[1:0] 入力をサンプリングし、デバイスを起動します。PWRGD が初めて high にアサートされた後、このピンは PD# ピンになり、このピンでパワーダウン モードを制御します。
LOW：パワーダウン モード、すべての出力チャネル トライステート。
HIGH：通常動作モード。
OE5#
DATA		 L8 I、PD チャネル 5 およびサイドバンド インターフェイス データ マルチファンクションピンの出力イネーブル、内部 120kΩ プルダウン付き。通常、マイクロ コントローラの GPIO に接続します。両方のモードを使わない場合、このピンは接続なしのままにできます。ピンE 2 = LOW の場合、OE5#　モード。チャネル 5 の出力イネーブル、アクティブ low。
LOW：出力チャネル 5 を有効化にします。
HIGH：出力チャネル 5 を無効化します。ピン E2 = HIGH のとき、data モード。サイドバンド インターフェイス データ ピン。
OE6#
CLK		 L10 I、PD チャネル 6 およびサイドバンド インターフェイス クロック マルチファンクションピンの出力イネーブル、内部 120kΩ プルダウン付き。通常、マイクロ コントローラの GPIO に接続します。両方のモードを使わない場合、このピンは接続なしのままにできます。ピンE 2 = LOW の場合、OE6#　モード。チャネル 6 の出力イネーブル、アクティブ Low。
LOW：出力チャネル 6 を有効化にします。
HIGH：出力チャネル 6 を無効化します。ピン E2 = HIGH のとき、CLK モード。サイドバンド インターフェイス クロック ピン。
OE7# K11 I、PD チャネル 7 の出力イネーブル、120kΩ の内部プルダウン、アクティブ low。通常、マイクロ コントローラの GPIO に接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
LOW：出力チャネル 7 を有効化にします。
HIGH：出力チャネル 7 を無効化します。
OE8# H11 I、PD チャネル 8 の出力イネーブル、120kΩ の内部プルダウン、アクティブ low。通常、マイクロ コントローラの GPIO に接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
LOW：出力チャネル 8 を有効化にします。
HIGH：出力チャネル 8 を無効化します。
OE9# E12 I、PD チャネル 9 の出力イネーブル、120kΩ の内部プルダウン、アクティブ low。通常、マイクロ コントローラの GPIO に接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
LOW：出力チャネル 9 を有効化にします。
HIGH：出力チャネル 9 を無効化します。
OE10#
SHFT_LD#		 E11 I、PD チャネル 10 の出力イネーブルおよびサイドバンド インターフェイス負荷シフト レジスタ 120Ω の内部プルダウン付きマルチファンクション ピン。通常、マイクロ コントローラの GPIO に接続します。両方のモードを使わない場合、このピンは接続なしのままにできます。ピンE 2 = LOW の場合、OE10#　モード。チャネル 10 の出力イネーブル、アクティブ low。
LOW：出力チャネル 10 を有効化にします。
HIGH：出力チャネル 10 を無効化します。ピン E2 = HIGH の場合、SHFT_LD# モード。サイドバンド インターフェイス ロード シフト レジスタ ピン。
LOW：サイドバンド インターフェイス シフト レジスタをディセーブルにします。
HIGH：サイドバンド インターフェイス シフト レジスタをイネーブルします。
立ち下がりエッジにより、サイドバンド シフト レジスタの内容が出力レジスタに転送されます。
OE11# C11 I、PD チャネル 11 の出力イネーブル、120kΩ の内部プルダウン、アクティブ low。通常、マイクロ コントローラの GPIO に接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
LOW：出力チャネル 11 を有効化にします。
HIGH：出力チャネル 11 を無効化します。
OE12# B10 I、PD チャネル 12 の出力イネーブル、120kΩ の内部プルダウン、アクティブ low。通常、マイクロ コントローラの GPIO に接続します。使用しない場合は、ピンを未接続のままにしておくことができます。
LOW：出力チャネル 12 を有効化にします。
HIGH：出力チャネル 12 を無効化します。
SBEN E2 I、S、PD サイドバンド インターフェイスのイネーブル入力、内部 120kΩ プルダウン付き。通常、マイクロ コントローラの GPIO に接続します。使用しない場合は、ピンを未接続のままにしておくことができます。このピンがアサートされると、出力イネーブル (OE#) ピンがディセーブルになります。
LOW：OE# ピンと SMBus イネーブル ビット制御出力、サイドバンド インターフェイスはディセーブル。
HIGH：サイドバンド インターフェイスによる出力、OE# ピン、SMBus イネーブル ビットがディセーブルです。
SMBus および SMBus アドレス
SADR0 B4 I、S、PU/ PD SMBus アドレス ストラップ ビット [0]。これは 3 レベル入力で、ピン B8 と組み合わせてデコードされ、SMBus アドレスを設定します。このピンには、接続されていない場合に VDD/2 にバイアスされる内部 120kΩ プルアップまたはプルダウン ネットワークがあります。
high レベル入力構成では、ピンを 1k ～ 5k の外部プルアップ抵抗を介して、許容誤差 5% で 3.3VDD にプルアップする必要があります。
低レベル入力構成入力では、外部プルダウン抵抗を介して、1k ～ 5k の範囲内に、許容誤差 5% でグランドにプルダウンする必要があります。
中間レベル入力構成の場合、このピンをフローティングのままにし、VDD にもグランドにも接続しないでください。
SADR1 B8 I、S、PU/ PD SMBus アドレス ストラップ ビット [1]。これは 3 レベル入力で、ピン B4 と組み合わせてデコードされ、SMBus アドレスを設定します。このピンには、接続されていない場合に VDD/2 にバイアスされる内部 120kΩ プルアップまたはプルダウン ネットワークがあります。
high レベル入力構成では、このピンを外付けプルアップ抵抗を介して、許容誤差 5% で 1k ～ 5k の範囲で 3.3V VDD にプルアップする必要があります。
low レベル入力構成では、外部プルダウン抵抗を介して、1k ～ 5k の範囲、許容誤差 5% でグランドにプルダウンする必要があります。
中間レベル入力構成の場合、このピンをフローティングのままにし、VDD にもグランドにも接続しないでください。
SMBCLK L5 I SMBus インターフェイスのクロック ピン。通常は外付けプルアップ抵抗を使用して 3.3V VDD にプルアップします。推奨プルアップ レジスタ値は 8.5k を超えます。
SMBDAT L4 I / O SMBus インターフェイスのデータ ピン。通常は外付けプルアップ抵抗を使用して 3.3V VDD にプルアップします。推奨プルアップ レジスタ値は 8.5k を超えます。
電源電圧およびグラウン
GND DAP G グランド。グランド パッドはシステム グランドに接続します。
VDD B2、B6、B11、L2、L11 P LP-HCSL クロック出力チャネルの電源入力。デカップリング コンデンサを GND に接続して 3.3V 電源レールに接続します。電源とグランドとの間にある各電源ピンの近くに 0.1µF コンデンサを配置します。
VDD_A を必要とします H2 P 差動入力クロックの電源入力。デカップリング コンデンサを GND に接続して 3.3V 電源レールに接続します。ピン付近の両端に 0.1µF のコンデンサを配置します。
内部接続なし
NC B3、B5、B7、B9、C2、D2、D11、F2、F11、G2、G11、J2、J11、K2、L3、L6、L7、L9、 — GND または VDD プレーンには接続しないでください。
(1) ピン名の末尾にある「#」記号は、信号が低電圧レベルのときにアクティブ状態が発生することを示しています。「#」が存在しない場合、信号はアクティブ high です。
(2) 各ピンの I/O タイプの定義は次のとおりです。
  • I = 入力
  • O = 出力
  • I/O = 入出力
  • PU/PD = VDD/2 への内部 120kΩ プルアップ/プルダウン ネットワーク バイアス
  • PD = 120kΩ の内部プルダウン
  • S = ハードウェア構成ピン
  • P = 電源
  • G = グランド