JAJSI62C November   2019  – August 2025 CDCDB2000

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 出力イネーブルの制御
      2. 6.3.2 SMBus
        1. 6.3.2.1 SMBus アドレス割り当て
      3. 6.3.3 サイドバンド インターフェイス
    4. 6.4 デバイスの機能モード
      1. 6.4.1 CKPWRGD_PD# 機能
      2. 6.4.2 OE[12:5]# および SMBus 出力イネーブル
    5. 6.5 プログラミング
      1. 6.5.1 SMBus
      2. 6.5.2 SBI
  8. 7 レジスタマップ
    1. 7.1 CDCDB2000 のレジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 出力イネーブルの制御方法
        2. 8.2.2.2 SMBus アドレス
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 TICS Pro
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.5 電気的特性

VDD、VDD_A = 3.3V±5%、-40℃≤TA≤85℃。標準値は、VDD = VDD_A = 3.3V、25℃ のときです (特に記述のない限り)
パラメータ テスト条件 最小値 標準値 最大値 単位
消費電流
IDD_A コア消費電流 アクティブ モード。 CKPWRGD_PD# = 1 12 mA
パワーダウン モード。CKPWRGD_PD# = 0 8
IDD IO 出力ごとの出力電源電流 全出力ディセーブル 20 mA
全出力アクティブ、100MHz 200
パワーダウン モード。CKPWRGD_PD# = 0 8
クロック入力
fIN 入力周波数 50 100 250 MHz
VIN 入力電圧スイング CLKIN_P と CLKIN_N(1) の間の差動電圧 200 2300 mVDiff-peak
dV/dt 入力電圧エッジ レート 入力スイングの 20% ～ 80% 0.7 V/ns
DVCROSS VCROSS の合計変動 VCROSS での合計変動 140 mV
DCIN 入力デューティ サイクル 40 60 %
CIN 入力キャパシタンス(2) CLKIN_P ピンと CLKIN_N ピンの間の差動容量 2.2 pF
クロック出力
fOUT 出力周波数 50 100 250 MHz
COUT 出力キャパシタンス(1) CKx_P ピンと CKx_N ピンの間の差動容量 2.2 pF
VOH 出力 HIGH 電圧 シングル エンド(2)(3) 225 270 mV
VOL 出力 LOW 電圧 10 150
VCROSS 交差点電圧 入力 Vcross を 140Mv 変化させた。 (3)(4) 130 200
DVCROSS VCROSS の合計変動 入力 VCROSS を 140mV 変化させました。VCROSS(3)(4) の変動 35
Vovs オーバーシュート電圧 (3) VOH+75
Vuds アンダーシュート電圧 (3) VOL–75
ZDIFF 差動インピーダンス VOL/VOH で測定 81 85 89 Ω
ZDIFF_CROSS 差動インピーダンス VCROSS で測定 68 85 102
tEDGE エッジ レート VCROSS で測定 2 20 V/ns
DtEDGE エッジ レート マッチング VCROSS で測定 20 %
tSTABLE 安定したクロック出力へのパワー グッド アサート CKPWRGD_PD# ピンが 0 から 1 に遷移、fIN = 100MHz PWRGD が 0.2V に達したときに測定 1.8 ms
tDRIVE_PD# 出力が high に駆動されるへのパワー グッド アサート CKPWRGD_PD# ピンが 0 から 1 に遷移、fIN = 100MHz PWRGD が 0.2V に達したときに測定 300 μs
tOE 安定したクロック出力への出力イネーブルのアサート OEx# ピンが 1 から 0 に遷移します 10 CLKIN 周期
tOD 出力イネーブルのデアサートからクロックなし出力へ OEx# ピンが 0 から 1 に遷移します 10
tPD 電源オフ アサートからクロックなし出力へ CKPWRGD_PD# ピンが 1 から 0 に遷移します 3
tDCD デューティ サイクルの歪み 差動、fIN = 100MHz、fIN_DC = 50% -1.0 1.0 %
tDLY 伝搬遅延 (5) 0.5 3 ns
tSKEW 出力間のスキュー (6) 50 ps
JCKx_PCIE 付加ジッタ DB2000QL フィルタ 0.08 ps、rms

PCIe7 の追加ジッタ

PCIe7.0 フィルタ

11.3

fs、rms

PCIe6 の追加ジッタ

PCIe6.0 フィルタ

16.1

fs、rms
PCIe5 の追加ジッタ PCIe5.0 フィルタ

26.4

 fs、rms
PCIe4 の追加ジッタ PLL BW = 2 ～ 5MHz、CDR = 10MHz 入力クロック スルー レート ≥ 1.8V/ns 0.08 ps、rms
PCIe3 の追加ジッタ 入力クロック スルー レート ≥ 0.6V/ns 0.15 ps、rms
JCKx_PCIE PCIe2 の追加ジッタ PCIe2 フィルタ 0.2 ps、rms
JCKx_PCIE PCIe1 の追加ジッタ PCIe1 フィルタ 5 ps、rms
JCKx 付加ジッタ fIN = 100Mhz、スルー レート ≥ (3V/ns) 、12kHz ～ 20Mhz の積分帯域幅。 155 fs、rms
SMBus インターフェイス、サイドバンド インターフェイス、OEx#、CKPWRGD_PD#、SBEN
VIH High レベル入力電圧 2.0 V
VIL Low レベル入力電圧 0.8
IIL 入力リーク電流 内部プルアップ/プルダウン付き GND < VIN < VDD -30 30 µA
内部プルアップ/プルダウンなし -5 5
CIN 入力容量 4.5 pF
COUT 出力容量 4.5 pF
3-LEVEL のデジタル インターフェイス (SA_0, SA_1)
VIHT High レベル入力電圧 2.4 V
VIMT Mid レベル入力電圧 1.3 VDD/2 1.8
VILT Low レベル入力電圧 0.9
IINT 入力 high 電流 VIN = VDD、VIN = GND -10 10 µA
ILeak 入力リーク電流 内部プルアップ/プルダウン付き GND < VIN < VDD -30 30
(1) 電圧スイングにオーバーシュートが含まれます。
(2) 量産時にはテストを行っていません。設計と特性評価により検証されています。
(3) DC テスト負荷内で測定。
(4) VCROSS は、システム グランドを基準として CKx_P = CKx_N の場合のシングルエンド電圧です。CKx_P が立ち上がりの場合、CKx の立ち上がりエッジでのみ有効です。
(5) CLK_IN の立ち上がりエッジから、任意の CKx 出力まで測定。
(6) 任意の CKx 出力の立ち上がりエッジから、他の CKx 出力との間で測定。