CDCDB2000
- 85Ω の出力終端を内蔵した 20 の LP-HCSL 出力
- 8 つのハードウェア出力イネーブル (OE#) 制御
- DB2000QL フィルタ後の付加位相ジッタ： < 0.08ps rms
- PCIe Gen 6 および Gen 7 Common Clock (CC) および Individual Reference (IR) アーキテクチャをサポート
- スペクトラム拡散対応
- サイクル間ジッタ：< 50ps
- 出力間スキュー：< 50ps
- 入出力間遅延：3ns 未満
- コアおよび入出力電源電圧：3.3V
- ハードウェア制御による低消費電力モード (PD#)
- PD# モードでの出力制御のためのサイドバンド インターフェイス (SBI)
- 9 つの選択可能な SMBus アドレス
- 消費電力：600mW 未満
- 6mm × 6mmの 80 ピン TLGA/GQFN パッケージ
CDCDB2000 は、PCIe Gen 1～7、QuickPath Interconnect (QPI)、UPI、SAS、SATA インターフェイス用のリファレンス クロックを分配できる 20 出力 LP-HCSL、DB2000QL 準拠クロック バッファです。SMBus、SBI、8 つの出力イネーブル ピンにより、20 の出力すべてを個別に設定および制御できます。CDCDB2000 は DB2000QL から派生したバッファであり、DB2000QL 仕様のシステム パラメータを満たし、または上回る性能を備えています。CDCDB2000 は 80 ピンの 6mm × 6mm TLGA/GQFN パッケージに封止されています。
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | CDCDB2000 PCIe Gen 1～Gen 7 用 DB2000QL 準拠 20 出力クロック バッファ データシート (Rev. C 翻訳版) | PDF | HTML | 英語版 (Rev.C) | PDF | HTML | 2025/10/07 |
| ユーザー・ガイド | RC19XXX, 9QXL2001X vs. LMKDB1XXX, CDCDB2000 Drop-In Replacement Guide. | PDF | HTML | 2024/07/18 | |||
| ユーザー・ガイド | CDCDB2000 User's Guide | 2019/10/29 |
設計と開発
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TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
TICS ( テキサス・インスツルメンツのクロックとシンセサイザ) Pro ソフトウェアを使用すると、接頭辞 (製品型番の先頭部分) が以下のいずれかに該当する製品と組み合わせて、評価基板 (EVM) をプログラム (設定) することができます。CDC、LMK、LMX。これらの製品は、フェーズ ロック ループと電圧制御発振器 (PLL+VCO)、シンセサイザ、クロック関連デバイスを搭載しています。
CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア
Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。
PLLATINUMSIM-SW — PLL ループ フィルタ、位相ノイズ、ロック時間、スプア シミュレーション ツール
PLLATINUMSIM-SW は、開発ユーザーが TI の各種 PLLatinum™ IC の詳細な設計とシミュレーションを行うためのシミュレーション ツールです。これらの IC は LMX シリーズのフェーズ ロック ループ (PLL) とシンセサイザを搭載しています。
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| TLGA (NPP) | 80 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。