JAJSI62C
November 2019 – August 2025
CDCDB2000
PRODUCTION DATA
1
1
特長
2
アプリケーション
3
説明
4
ピン構成および機能
5
仕様
5.1
絶対最大定格
5.2
ESD 定格
5.3
推奨動作条件
5.4
熱に関する情報
5.5
電気的特性
5.6
タイミング要件
5.7
代表的特性
6
詳細説明
6.1
概要
6.2
機能ブロック図
6.3
機能説明
6.3.1
出力イネーブルの制御
6.3.2
SMBus
6.3.2.1
SMBus アドレス割り当て
6.3.3
サイドバンド インターフェイス
6.4
デバイスの機能モード
6.4.1
CKPWRGD_PD# 機能
6.4.2
OE[12:5]# および SMBus 出力イネーブル
6.5
プログラミング
6.5.1
SMBus
6.5.2
SBI
7
レジスタマップ
7.1
CDCDB2000 のレジスタ
8
アプリケーションと実装
8.1
アプリケーション情報
8.2
代表的なアプリケーション
8.2.1
設計要件
8.2.2
詳細な設計手順
8.2.2.1
出力イネーブルの制御方法
8.2.2.2
SMBus アドレス
8.2.3
アプリケーション曲線
8.3
電源に関する推奨事項
8.4
レイアウト
8.4.1
レイアウトのガイドライン
8.4.2
レイアウト例
9
デバイスおよびドキュメントのサポート
9.1
デバイス サポート
9.1.1
TICS Pro
9.2
ドキュメントのサポート
9.2.1
関連資料
9.3
ドキュメントの更新通知を受け取る方法
9.4
サポート・リソース
9.5
商標
9.6
静電気放電に関する注意事項
9.7
用語集
10
改訂履歴
11
メカニカル、パッケージ、および注文情報
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
NPP|80
MPBGAP1
サーマルパッド・メカニカル・データ
発注情報
jajsi62c_oa
jajsi62c_pm
1
特長
85Ω の出力終端を内蔵した 20 の LP-HCSL 出力
8 つのハードウェア出力イネーブル (OE#) 制御
DB2000QL フィルタ後の付加位相ジッタ:
< 0.08ps rms
PCIe Gen 6 および Gen 7 Common Clock (CC) および Individual Reference (IR) アーキテクチャをサポート
スペクトラム拡散対応
サイクル間ジッタ:< 50ps
出力間スキュー:< 50ps
入出力間遅延:3ns 未満
コアおよび入出力電源電圧:3.3V
ハードウェア制御による低消費電力モード (PD#)
PD# モードでの出力制御のためのサイドバンド インターフェイス (SBI)
9 つの選択可能な SMBus アドレス
消費電力:600mW 未満
6mm × 6mmの 80 ピン TLGA/GQFN パッケージ