JAJSG60E September   2018  – April 2026 DP83869HM

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  WoL (Wake-on-LAN) パケット検出
        1. 7.3.1.1 マジック パケット構造
        2. 7.3.1.2 Wake-on-LAN の構成と状態
      2. 7.3.2  IEEE 1588 タイム スタンプのフレーム スタート検出
        1. 7.3.2.1 SFD レイテンシの変動と確定性
          1. 7.3.2.1.1 リーダー モードでの 1000Mb SFD の変動
          2. 7.3.2.1.2 フォロワー モードでの 1000Mb SFD の変動
          3. 7.3.2.1.3 100Mb SFD の変動
      3. 7.3.3  クロック出力
      4. 7.3.4  ループバック モード
        1. 7.3.4.1 ニアエンド ループバック
          1. 7.3.4.1.1 MII のループバック
          2. 7.3.4.1.2 PCS のループバック
          3. 7.3.4.1.3 デジタル ループバック
          4. 7.3.4.1.4 アナログ ループバック
          5. 7.3.4.1.5 外部ループバック
          6. 7.3.4.1.6 ファーエンド (リバース) ループバック
        2.       37
      5. 7.3.5  BIST の構成
      6. 7.3.6  割り込み
      7. 7.3.7  省電力モード
        1. 7.3.7.1 IEEE パワーダウン
        2. 7.3.7.2 アクティブ スリープ
        3. 7.3.7.3 パッシブ スリープ
      8. 7.3.8  ミラー モード
      9. 7.3.9  速度の最適化
      10. 7.3.10 ケーブル診断
        1. 7.3.10.1 TDR
      11. 7.3.11 高速リンク ドロップ
      12. 7.3.12 ジャンボ フレーム
    4. 7.4 デバイスの機能モード
      1. 7.4.1  銅線イーサネット
        1. 7.4.1.1 1000BASE-T
        2. 7.4.1.2 100BASE-TX
        3. 7.4.1.3 10BASE-Te
      2. 7.4.2  ファイバ イーサネット
        1. 7.4.2.1 1000BASE-X
        2. 7.4.2.2 100BASE-FX
      3. 7.4.3  Serial GMII (SGMII)
      4. 7.4.4  Reduced GMII (RGMII)
        1. 7.4.4.1 1000Mbps モードの動作
        2. 7.4.4.2 1000Mbps モードのタイミング
        3. 7.4.4.3 10 および 100Mbps モード
      5. 7.4.5  MII (Media Independent Interface)
      6. 7.4.6  ブリッジ モード
        1. 7.4.6.1 RGMII-to-SGMII モード
        2. 7.4.6.2 SGMII-to-RGMII モード
        3.       67
      7. 7.4.7  メディア コンバータ モード
      8. 7.4.8  レジスタでの動作モードの設定
        1. 7.4.8.1 RGMII-to-Copper (銅線) イーサネット モード
        2. 7.4.8.2 RGMII-to-1000Base-X モード
        3. 7.4.8.3 RGMII-to-100Base-FX モード
        4. 7.4.8.4 RGMII-to-SGMII ブリッジ モード
        5. 7.4.8.5 1000M メディア コンバータ モード
        6. 7.4.8.6 100M メディア コンバータ モード
        7. 7.4.8.7 SGMII-to-Copper (銅線) イーサネット モード
      9. 7.4.9  シリアル マネージメント インターフェイス
        1. 7.4.9.1 拡張レジスタ スペース アクセス
          1. 7.4.9.1.1 読み出し (ポスト インクリメントなし) 動作
          2. 7.4.9.1.2 書き込み（ポスト インクリメントなし）動作
      10. 7.4.10 オートネゴシエーション
        1. 7.4.10.1 速度と全二重 / 半二重の選択 - 優先度の解決
        2. 7.4.10.2 リーダーとフォロワーの解決
        3. 7.4.10.3 ポーズと非対称ポーズの解決
        4. 7.4.10.4 Next Page のサポート
        5. 7.4.10.5 パラレル検出
        6. 7.4.10.6 オートネゴシエーション再開
        7. 7.4.10.7 ソフトウェアを介したオートネゴシエーションの有効化
        8. 7.4.10.8 オートネゴシエーション完了時間
        9. 7.4.10.9 Auto-MDIX の解決
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
        1. 7.5.1.1 PHY アドレスのストラップ
        2. 7.5.1.2 DP83869HM 機能モード選択用ストラップ
        3. 7.5.1.3 デバイス モードに基づく LED のデフォルト設定
        4. 7.5.1.4 RGMII/SGMII to Copper のストラップ
        5. 7.5.1.5 RGMII to 1000Base-X のストラップ
        6. 7.5.1.6 RGMII to 100Base-FX のストラップ
        7. 7.5.1.7 ブリッジ モード (SGMII-RGMII) のストラップ
        8. 7.5.1.8 100M メディア コンバータのストラップ
        9. 7.5.1.9 1000M メディア コンバータのストラップ
      2. 7.5.2 LED の構成
      3. 7.5.3 リセット動作
        1. 7.5.3.1 ハードウェア リセット
        2. 7.5.3.2 IEEE ソフトウェア リセット
        3. 7.5.3.3 グローバル ソフトウェア リセット
        4. 7.5.3.4 グローバル ソフトウェア再開
  9. 8 レジスタ マップ
    1. 8.1 DP83869 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 使用上の注意
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 銅線イーサネットでの代表的なアプリケーション
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
          1. 9.2.1.2.1 クロック入力
            1. 9.2.1.2.1.1 水晶振動子に関する推奨事項
            2. 9.2.1.2.1.2 外部クロック ソースに関する推奨事項
            3. 9.2.1.2.1.3 クロック アウト (CLK_OUT) 位相ノイズ
          2. 9.2.1.2.2 磁気的要件
            1. 9.2.1.2.2.1 磁気的接続
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 代表的なファイバ イーサネット
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
          1. 9.2.2.2.1 トランシーバの接続
        3. 9.2.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 2 電源設定
      2. 9.3.2 3 電源設定
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
          1. 9.4.1.1.1 MAC インターフェイスのレイアウト ガイドライン
            1. 9.4.1.1.1.1 SGMII のレイアウト ガイドライン
            2. 9.4.1.1.1.2 RGMII のレイアウト ガイドライン
          2. 9.4.1.1.2 MDI のレイアウト ガイドライン
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 トランスのレイアウト
        4. 9.4.1.4 金属注入
        5. 9.4.1.5 PCB 層スタッキング
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.7.1 IEEE パワーダウン

PHY はパワーダウンされますが、MDIO-MDC ピンを介した PHY へのアクセスは維持されます。このモードは、外部 PWDN ピンをアサートするか、BMCR (レジスタ 0h) のビット 11 を設定することでアクティブにできます。

PHY は、パワー サイクル、ソフトウェア リセット、または BMCR レジスタのビット 11 のクリアにより、このモードから復帰できます。ただし、外部 PWDN ピンをデアサートする必要があります。PWDN ピンがアサートされたままになると、PHY はパワーダウン状態のままとなります。