JAJS973K June   2005  – March 2024 DS40MB200

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作定格
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 代表的特性
  7. パラメータ測定情報
  8. 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 CML 入力および EQ
      2. 7.3.2 マルチプレクサとループバック制御
      3. 7.3.3 CML ドライバとプリエンファシス制御
  9. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
  10. 電源に関する推奨事項
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 サポート・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

スイッチング特性

自由気流での動作温度範囲内 (特に記述のない限り)
パラメータテスト条件最小値標準値 (1)最大値単位
tRLow から High への差動遷移時間100MHz においてクロック類似のパターンで、差動出力電圧の 20%~80% の範囲で測定。プリエンファシスはディセーブル。
遷移時間は、「AC テスト回路」に示した治具で測定し、出力ピンでの遷移時間を反映するよう調整します。
80ps
tFHigh から Low への差動遷移時間80ps
tPLHLow から High の差動伝搬遅延入力から出力への差動電圧の 50% で測定。0.52ns
tPHLHigh から Low への差動伝搬遅延0.52ns
tSKPパルス スキュー(2)|tPHL–tPLH|20ps
tSKO出力スキュー(3)(2)同じデバイス内のデータ パス間の伝搬遅延の差。200ps
tSKPP部品間スキュー(2)同じ条件で動作しているデバイスからの同じ出力間での伝搬遅延の差。500ps
tSMMUX の切り替え時間マルチプレクサ制御またはループバック制御の VIH または VIL から、有効な差動出力の 50% まで測定。1.86ns
VCC = 3.3V、TA = 25°C で測定される標準パラメータ。これらは参考用であり、実製品でのテストは行っていません。
設計と統計分析による特性により規定されています。
tSKO は、同じポートのスイッチ A とスイッチ B 間のデータパス、およびポート 0 とポート 1 間の同様のデータパス間の伝播遅延の大きさの差です。たとえば、SIA_0± から LO_0±、SIB_0± から LO_0±、SIA_1± から LO_1±、SIB_1± から LO_1± までのデータ パス間の出力スキューです。もう 1 つの例は、LI_0± から SOA_0±、LI_0± から SOB_0±、LI_1± から SOA_1±、LI_1± から SOB_1± までのデータ パス間の出力スキューです。tSKO は、同じポートのループバック パス、およびポート 0 とポート 1 の間の類似データ パス間の遅延スキューも指します。たとえば、データ パス SIA_0± から SOA_0±、SIB_0± から SOB_0±、SIA_1± から SOA_1±、SIB_1± から SOB_1± の間の出力スキューです。
DS40MB200 ドライバ出力遷移時間図 5-1 ドライバ出力遷移時間
DS40MB200 入力から出力への伝搬遅延図 5-2 入力から出力への伝搬遅延
DS40MB200 出力プリエンファシス期間のテスト条件図 5-3 出力プリエンファシス期間のテスト条件