JAJSOX2 July   2022 TPS7A57

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 Revision History
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 ESD Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics
    6. 6.6 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 Output Voltage Setting and Regulation
      2. 7.3.2 Low-Noise, Ultra-High Power-Supply Rejection Ratio (PSRR)
      3. 7.3.3 Programmable Soft-Start (NR/SS Pin)
      4. 7.3.4 Precision Enable and UVLO
      5. 7.3.5 Charge Pump Enable and BIAS Rail
      6. 7.3.6 Power-Good Pin (PG Pin)
      7. 7.3.7 Active Discharge
      8. 7.3.8 Thermal Shutdown Protection (TSD)
    4. 7.4 Device Functional Modes
      1. 7.4.1 Normal Operation
      2. 7.4.2 Dropout Operation
      3. 7.4.3 Disabled
      4. 7.4.4 Current-Limit Operation
  8. 8 Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1  Precision Enable (External UVLO)
      2. 8.1.2  Undervoltage Lockout (UVLO) Operation
        1. 8.1.2.1 IN Pin UVLO
        2. 8.1.2.2 BIAS UVLO
        3. 8.1.2.3 Typical UVLO Operation
        4. 8.1.2.4 UVLO(IN) and UVLO(BIAS) Interaction
      3. 8.1.3  Dropout Voltage (VDO)
      4. 8.1.4  Input and Output Capacitor Requirements (CIN and COUT)
      5. 8.1.5  Recommended Capacitor Types
      6. 8.1.6  Soft-Start, Noise Reduction (NR/SS Pin), and Power-Good (PG Pin)
      7. 8.1.7  Optimizing Noise and PSRR
      8. 8.1.8  Adjustable Operation
      9. 8.1.9  Load Transient Response
      10. 8.1.10 Current Limit and Foldback Behavior
      11. 8.1.11 Charge Pump Operation
      12. 8.1.12 Sequencing
      13. 8.1.13 Power-Good Functionality
      14. 8.1.14 Output Impedance
      15. 8.1.15 Paralleling for Higher Output Current and Lower Noise
      16. 8.1.16 Current Mode Margining
      17. 8.1.17 Voltage Mode Margining
      18. 8.1.18 Power Dissipation (PD)
      19. 8.1.19 Estimating Junction Temperature
      20. 8.1.20 TPS7A57EVM-081 Thermal Analysis
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
      3. 8.2.3 Application Curves
    3. 8.3 Power Supply Recommendations
    4. 8.4 Layout
      1. 8.4.1 Layout Guidelines
      2. 8.4.2 Layout Example
  9. 9 Device and Documentation Support
    1. 9.1 Documentation Support
      1. 9.1.1 Related Documentation
    2. 9.2 Receiving Notification of Documentation Updates
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 Electrostatic Discharge Caution
    6. 9.6 Glossary
  10. 10Mechanical, Packaging, and Orderable Information
    1. 10.1 Mechanical Data

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

3 説明

TPS7A57 は低ノイズ (2.45µVRMS)、超低ドロップアウトのリニア・レギュレータ (LDO) で、5A を供給でき、ドロップアウトは出力電圧に関係なく最大でわずか 75mV です。デバイスの出力電圧は、1 個の外付け抵抗を使って 0.5V～5.2V の範囲で調整可能です。低ノイズ、高 PSRR (1MHz で 36dB)、大出力電流能力を組み合わせた TPS7A57 は、レーダーの電源、通信、画像処理の各アプリケーションで使用される、ノイズに敏感な部品 (RFアンプ、レーダー・センサ、SerDes、アナログ・チップセットなど) への電力供給に最適です。

ASIC (Application-Specific Integrated Circuit)、FPGA (Field-Programmable Gate Array)、DSP (Digital Signal Processor) など、低入力電圧、低出力電圧 (LILO) での動作を必要とするデジタル負荷には、非常に優れた精度 (負荷、ライン、および温度の全範囲で 1%)、リモート・センシング、優れた過渡性能、ソフトスタート機能により、最適なシステム性能を提供します。汎用性、高性能、小型フットプリントを特長とするこの LDO は、A/D コンバータ (ADC)、D/A コンバータ (DAC)、イメージング・センサなどの大電流アナログ負荷や、シリアライザ/デシリアライザ (SerDes)、FPGA、DSP などのデジタル負荷用の優れた選択肢です。

パッケージ情報(1)
部品番号パッケージ本体サイズ (公称)
TPS7A57WQFN (16)3.00mm × 3.00mm
(1) 利用可能なすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。
GUID-20211102-SS0I-6Q48-PCBF-2GXSVHLCDCPF-low.gif代表的なアプリケーション回路
GUID-20220504-SS0I-LM6C-GFN2-MN6RN5KXM6DT-low.pngCP を有効にした 5A、1.2VIN、0.9VOUT PSRR