JAJA725B march   2023  – june 2023 MSPM0G1105 , MSPM0G1106 , MSPM0G1107 , MSPM0G1505 , MSPM0G1506 , MSPM0G1507 , MSPM0G3105 , MSPM0G3106 , MSPM0G3107 , MSPM0G3505 , MSPM0G3506 , MSPM0G3507

 

  1.   1
  2.   概要
  3.   商標
  4. MSPM0G ハードウェア設計チェック・リスト
  5. MSPM0G デバイスの電源
    1. 2.1 デジタル電源
    2. 2.2 アナログ電源
    3. 2.3 電源および電圧リファレンスを内蔵
    4. 2.4 電源に推奨されるデカップリング回路
  6. リセットおよび電源スーパーバイザ
    1. 3.1 デジタル電源
    2. 3.2 電源スーパーバイザ
  7. クロック・システム
    1. 4.1 内部発振器
    2. 4.2 外部発振器
    3. 4.3 外部クロック出力 (CLK_OUT)
    4. 4.4 周波数クロック・カウンタ (FCC)
  8. デバッガ
    1. 5.1 デバッグ・ポートのピンとピン配置
    2. 5.2 標準 JTAG コネクタを使用したデバッグ・ポート接続
  9. 主要なアナログペリフェラル
    1. 6.1 ADC 設計の検討事項
    2. 6.2 OPA 設計の検討事項
    3. 6.3 DAC 設計の検討事項
    4. 6.4 COMP 設計の検討事項
    5. 6.5 GPAMP 設計の検討事項
  10. 主要なデジタル・ペリフェラル
    1. 7.1 タイマ・リソースと設計の検討事項
    2. 7.2 UART と LIN のリソースと設計の検討事項
    3. 7.3 MCAN 設計の検討事項
    4. 7.4 I2C と SPI 設計の検討事項
  11. GPIO
    1. 8.1 GPIO 出力のスイッチング速度と負荷容量
    2. 8.2 GPIO 電流シンクおよびソース
    3. 8.3 高速 GPIO (HSIO)
    4. 8.4 高駆動 GPIO (HDIO)
    5. 8.5 オープン・ドレイン GPIO により、レベル・シフタなしで 5V 通信を実現
    6. 8.6 レベル・シフタなしで 1.8V デバイスと通信する
    7. 8.7 未使用ピンの接続
  12. レイアウト・ガイド
    1. 9.1 電源レイアウト
    2. 9.2 グランド・レイアウトに関する検討事項
    3. 9.3 トレース、ビア、その他の PCB コンポーネント
    4. 9.4 基板層の選択方法と推奨されるスタックアップ
  13. 10ブートローダー
    1. 10.1 ブートローダの紹介
    2. 10.2 ブートローダー・ハードウェア設計の検討事項
      1. 10.2.1 物理的通信インターフェイス
      2. 10.2.2 ハードウェア起動
  14. 11関連資料
  15. 12改訂履歴

電源スーパーバイザ

パワーオン・リセット (POR) モニタ

パワーオン・リセット (POR) モニタは外部電源 (VDD) を監視し、SYSCTL に対する POR 違反をアサートまたはデアサートします。コールド・パワーアップ時には、VDD が POR+ を通過するまでデバイスは POR 状態に保持されます。VDD が POR+ を通過すると、POR 状態が解放され、バンドギャップ・リファレンスと BOR モニタ回路が開始されます。VDD が POR レベルを下回ると、POR 違反がアサートされ、デバイスは再度 POR リセット状態に保持されます。

POR モニタは、VDD がデバイスの正常な動作をサポートするのに十分なレベルに達したことを示していません。代わりに、これはブート・プロセスの最初のステップであり、電源電圧がバンドギャップ・リファレンスと BOR 回路の電源オンに十分であるかどうかを判定するために使用されます。これを使用して、デバイスが正常に動作するのに十分なレベルに電源が達しているかどうかを判定します。POR モニタはシャットダウンを含むすべての電力モードでアクティブであり、ディスエーブルすることはできません。(POR トリガ波形を図 3-2に示します)。

ブラウンアウト・リセット (BOR) モニタ

ブラウンアウト・リセット (BOR) モニタは外部電源 (VDD) を監視し、SYSCTL に対する BOR 違反をアサートまたはデアサートします。BOR 回路の主な役割は、コア・レギュレータを含む内部回路が正常に動作できるように、外部電源を十分に高く維持することです。BOR スレッショルド基準電圧は、内部バンドギャップ回路から得られます。スレッショルド自体はプログラム可能で、常に POR スレッショルドよりも高くなります。コールド・スタート時に、VDD が POR+ スレッショルドを通過すると、バンドギャップ・リファレンスと BOR 回路が開始されます。その後、VDD が BOR0+ スレッショルドを通過するまで、デバイスは BOR 状態に保持されます。VDD が BOR0+ を通過すると、BOR モニタはデバイスを解放してブート・プロセスを続行し、PMU を開始します。(BOR トリガ波形を図 3-2に示します)。

電源変更時の POR および BOR 動作

電源電圧 (VDD) が POR- を下回ると、デバイス全体の状態がクリアされます。BOR0- スレッショルドを下回っていない VDD の小さな変動は BOR 違反を引き起こさず、デバイスは引き続き動作します。BOR 回路は、BOR リセットを直ちにトリガするのではなく、割り込みを生成するように構成されています。

GUID-20210124-CA0I-TXCR-NBF8-2VMFJDZFSMZS-low.svg図 3-2 POR および BOR と電源電圧 (VDD) の関係