JAJA921A March 2023 – June 2025 DP83826E , DP83826I
メディア独立インターフェース (MII) は、PHY を MAC に接続する同期 4 ビット幅ニブル データ インターフェイスです。MII は IEEE 802.3-2002 条項 22 に完全準拠しています。
PHY では MII がデフォルトで設定され、ハードウェア ストラップ 8 RX_D2 = 「0」 です。Reg 0x0467[8] はストラップ 8 (High または Low) のステータスを確認でき、Reg 0x0468[4] は PHY の初期 MAC モード (MII = 0 | RMII = 1) を確認できます。
MII 信号の概要は以下の通りです。
| 機能 | ピン |
|---|---|
| データ信号 | TX_D[3:0] |
| RX_D[3:0] | |
| 信号の送受信 | TX_EN |
| RX_DV | |
| ライン ステータス信号 | CRS |
| COL | |
| エラー信号 | RX_ER |
図 2-13 MII シグナリング以下の波形を参照して、100BASE-Tx MII モードで予想される MAC データおよびクロック信号を確認してください。表 2-9 に、波形に示されているデータシートから取得された仕様を示します。PHY が 10Mbps でリンクされていない場合、またはリンクされていない場合は MII 信号を 2.5MHz である必要があり、100Mbps でリンクされている場合は 25MHz である必要があります。TX_CLK と RX_CLK はどちらも PHY の出力であることに注意してください。
MAC バス (TX または RX) に問題があると思われる場合は、トレースのレシーバ側のラインを調べ、レシーバのセットアップ時間とホールド時間が VIH/VIL と一致することを確認します。これらの仕様に違反する典型的な症状は、PHY がクリーン トラフィックを示している間に MAC でパケット エラーが発生することです (Reg 0x15)。
| テスト条件 | 最小値 | 標準値 | 最大値 | 単位 |
|---|---|---|---|---|
| RX_CLK High / Low 時間 | 16 | 20 | 24 | ns |
| RX_CLK 立ち上がりからの RX_D[3:0]、RX_ER、RX_DV の遅延 | 10 | 30 | ns |
| テスト条件 | 最小値 | 標準値 | 最大値 | 単位 |
|---|---|---|---|---|
| TX_CLK High / Low 時間 | 16 | 20 | 24 | ns |
| TX_CLK までの TX_D[3:0]、TX_ER、TX_EN のセットアップ | 10 | ns | ||
| TX_CLK からの TX_D[3:0]、TX_ER、TX_EN のホールド | 0 | ns |
| テスト条件 | 最小値 | 標準値 | 最大値 | 単位 |
|---|---|---|---|---|
| RX_CLK High / Low 時間 | 160 | 200 | 240 | ns |
| RX_CLK 立ち上がりからの RX_D[3:0]、RX_ER、RX_DV の遅延 | 100 | 300 | ns |
| テスト条件 | 最小値 | 標準値 | 最大値 | 単位 |
|---|---|---|---|---|
| TX_CLK High / Low 時間 | 190 | 200 | 240 | ns |
| TX_CLK までの TX_D[3:0]、TX_ER、TX_EN のセットアップ | 25 | ns | ||
| TX_CLK からの TX_D[3:0]、TX_ER、TX_EN のホールド | 0 | ns |