JAJA921A March   2023  – June 2025 DP83826E , DP83826I

 

  1.   1
  2.   商標
  3. 1DP83826 アプリケーションの概要
  4. 2アプリケーションのトラブルシューティング
    1. 2.1 回路図とレイアウトのチェックアウト
    2. 2.2 デバイスの正常性チェック
      1. 2.2.1 電圧チェック
      2. 2.2.2 RESET_N 信号をプローブします
      3. 2.2.3 RBIAS と CEXT をプローブします
      4. 2.2.4 XI クロックをプローブします
      5. 2.2.5 初期化中にストラップ ピンをプローブします
      6. 2.2.6 シリアル管理インターフェイス信号のプローブ (MDC、MDIO)
        1. 2.2.6.1 レジスタ値の読み出しと確認
          1. 2.2.6.1.1 拡張レジスタ アクセス
    3. 2.3 MDI ヘルス チェック
      1. 2.3.1 磁気
      2. 2.3.2 MDI 信号をプローブします
      3. 2.3.3 リンク品質チェック
      4. 2.3.4 コンプライアンス
    4. 2.4 MII ヘルス チェック
      1. 2.4.1 MII チェック
      2. 2.4.2 RMII チェック
    5. 2.5 ループバックと PRBS
      1. 2.5.1 ループバック モード
      2. 2.5.2 MAC とのパケットの送受信
      3. 2.5.3 BIST を使用してパケットを送受信しています
  5. 3まとめ
  6. 4参考資料
  7. 5改訂履歴

MII チェック

メディア独立インターフェース (MII) は、PHY を MAC に接続する同期 4 ビット幅ニブル データ インターフェイスです。MII は IEEE 802.3-2002 条項 22 に完全準拠しています。

PHY では MII がデフォルトで設定され、ハードウェア ストラップ 8 RX_D2 = 「0」 です。Reg 0x0467[8] はストラップ 8 (High または Low) のステータスを確認でき、Reg 0x0468[4] は PHY の初期 MAC モード (MII = 0 | RMII = 1) を確認できます。

MII 信号の概要は以下の通りです。

表 2-8 MII 信号
機能ピン
データ信号TX_D[3:0]
RX_D[3:0]
信号の送受信TX_EN
RX_DV
ライン ステータス信号CRS
COL
エラー信号RX_ER
DP83826 MII シグナリング図 2-13 MII シグナリング

以下の波形を参照して、100BASE-Tx MII モードで予想される MAC データおよびクロック信号を確認してください。表 2-9 に、波形に示されているデータシートから取得された仕様を示します。PHY が 10Mbps でリンクされていない場合、またはリンクされていない場合は MII 信号を 2.5MHz である必要があり、100Mbps でリンクされている場合は 25MHz である必要があります。TX_CLK と RX_CLK はどちらも PHY の出力であることに注意してください。

MAC バス (TX または RX) に問題があると思われる場合は、トレースのレシーバ側のラインを調べ、レシーバのセットアップ時間とホールド時間が VIH/VIL と一致することを確認します。これらの仕様に違反する典型的な症状は、PHY がクリーン トラフィックを示している間に MAC でパケット エラーが発生することです (Reg 0x15)。

表 2-9 100m MII 受信タイミング
テスト条件 最小値 標準値 最大値 単位
RX_CLK High / Low 時間 16 20 24 ns
RX_CLK 立ち上がりからの RX_D[3:0]、RX_ER、RX_DV の遅延 10 30 ns
表 2-10 100m MII 送信タイミング
テスト条件 最小値 標準値 最大値 単位
TX_CLK High / Low 時間 16 20 24 ns
TX_CLK までの TX_D[3:0]、TX_ER、TX_EN のセットアップ 10 ns
TX_CLK からの TX_D[3:0]、TX_ER、TX_EN のホールド 0 ns
表 2-11 10m MII 受信タイミング
テスト条件 最小値 標準値 最大値 単位
RX_CLK High / Low 時間 160 200 240 ns
RX_CLK 立ち上がりからの RX_D[3:0]、RX_ER、RX_DV の遅延 100 300 ns
表 2-12 10M MII 送信タイミング
テスト条件 最小値 標準値 最大値 単位
TX_CLK High / Low 時間 190 200 240 ns
TX_CLK までの TX_D[3:0]、TX_ER、TX_EN のセットアップ 25 ns
TX_CLK からの TX_D[3:0]、TX_ER、TX_EN のホールド 0 ns
DP83826 100M RX_CLK High 時間図 2-14 100M RX_CLK High 時間
DP83826 RX_CLK の立ち上がりからの 100M RX_D1 遅延図 2-15 RX_CLK の立ち上がりからの 100M RX_D1 遅延