JAJSPY5A December   2023  – June 2025 LMR66410-Q1 , LMR66420-Q1 , LMR66430-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 システム特性
    7. 6.7 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  イネーブル、起動、およびシャットダウン
      2. 7.3.2  外部 CLK SYNC (MODE/SYNC 付き)
        1. 7.3.2.1 パルス依存 MODE/SYNC ピン制御
      3. 7.3.3  調整可能なスイッチング周波数 (RT 付き)
      4. 7.3.4  パワー グッド出力動作
      5. 7.3.5  内部 LDO、VCC、VOUT / FB 入力
      6. 7.3.6  ブートストラップ電圧および VBOOT-UVLO (BOOT 端子)
      7. 7.3.7  出力電圧の選択
      8. 7.3.8  スペクトラム拡散
      9. 7.3.9  ソフト スタートとドロップアウトからの回復
        1. 7.3.9.1 ドロップアウトからの回復
      10. 7.3.10 電流制限と短絡
      11. 7.3.11 サーマル シャットダウン
      12. 7.3.12 入力電源電流
    4. 7.4 デバイスの機能モード
      1. 7.4.1 シャットダウンモード
      2. 7.4.2 スタンバイ モード
      3. 7.4.3 アクティブ モード
        1. 7.4.3.1 CCM モード
        2. 7.4.3.2 自動モード - 軽負荷動作時
          1. 7.4.3.2.1 ダイオード エミュレーション
          2. 7.4.3.2.2 周波数低減
        3. 7.4.3.3 FPWM モード - 軽負荷動作
        4. 7.4.3.4 最小オン時間 (高入力電圧) での動作
        5. 7.4.3.5 ドロップアウト
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計 1 - 車載 同期整流降圧レギュレータ、2.2MHz
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
          1. 8.2.1.2.1  スイッチング周波数の選択
          2. 8.2.1.2.2  出力電圧の設定
            1. 8.2.1.2.2.1 可変出力用 VOUT / FB
          3. 8.2.1.2.3  インダクタの選択
          4. 8.2.1.2.4  出力コンデンサの選択
          5. 8.2.1.2.5  入力コンデンサの選択
          6. 8.2.1.2.6  CBOOT
          7. 8.2.1.2.7  VCC
          8. 8.2.1.2.8  CFF の選択
          9. 8.2.1.2.9  外部 UVLO
          10. 8.2.1.2.10 最大周囲温度
        3. 8.2.1.3 アプリケーション曲線
      2. 8.2.2 設計 2 - 車載用同期整流降圧レギュレータ、400kHz
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
        3. 8.2.2.3 アプリケーション曲線
    3. 8.3 設計のベスト プラクティス
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
        1. 8.5.1.1 グランドと熱に関する考慮事項
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.4 パワー グッド出力動作

デバイスの PG ピンを使ったパワーグッド機能は、出力電圧が安定化範囲を外れたときはすぐにシステムマイクロプロセッサをリセットするために使用できます。通常の起動中だけでなく、デバイス フォルト条件 (電流制限、サーマル シャットダウンなど) の際も、‌このオープン ドレイン出力は Low に維持されます。グリッチ フィルタは、出力電圧の短時間の変動 (ラインおよび負荷過渡時など) に対するフラグの誤動作を防止します。tRESET_FILTER よりも短い出力電圧変動では、パワー グッド フラグは立ちません。図 7-8 に、パワー グッド動作を分かりやすく図示します。表 7-3 に、PG 動作の詳細な内訳を示します。ここで、VPGUV は VOUT (ターゲットレギュレーション出力電圧) と PGUV の積、VPGHYST は VOUT と PGHYST の積として定義されます。ここで、PGUV と PGHYST はどちらも「電気的特性」に記載されています。最初の起動時に、VEN-VOUT がトリガされてからパワーグッドに High のフラグが立つまでに生じる総遅延時間は 8.5ms (標準値) です。この遅延は本デバイスの起動時にのみ発生し、パワー グッド機能のその他の通常動作中は発生しません。EN が Low にプルされると、パワー グッド フラグ出力も Low に強制されます。EN が Low であれば、入力電圧 (VPG-VAL) が 1.5V (最大値) 以上である限り、パワーグッドは有効です。

パワー グッド出力回路はオープン ドレインの N チャネル MOSFET で構成されており、適切なロジック電源に接続された外付けプルアップ抵抗を必要とします。パワーグッド出力方式は、必要に応じて適切な抵抗を介して VCC または VOUT にプルアップすることもできます。この機能が不要な場合、PG ピンをオープンにし、またはグランドに接続できます。このピンに流れ込む電流は、4mA 以下に制限します。

LMR66410-Q1 LMR66420-Q1 LMR66430-Q1 パワー グッド動作 (OV イベントは含まれません)図 7-8 パワー グッド動作 (OV イベントは含まれません)
表 7-3 PG のフォルト条件 (Low にプル)
フォルト条件の開始 故障条件の終了 (その後、PG 出力が解放される前に tPG_ACT が経過する必要があります)
「VOUT < VPGUV」かつ「t > tRESET_FILTER」 出力電圧がレギュレートされている。
VPGUV + VPGHYST < VOUT < VPGOV – VPGHYST
「VOUT > VPGOV」 かつ「t > tRESET_FILTER」 出力電圧がレギュレートされている。
TJ > TSD(trip) TJ < TSD(trip) – TSD(hyst) かつ出力電圧がレギュレートされている
EN < VEN-VOUT – VEN-HYST EN > VEN-VOUT かつ出力電圧がレギュレートされている