JAJSVG1A August   2024  – August 2025 TAS2120

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 説明
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 デバイスの機能モード
      1. 6.3.1 動作モード
        1. 6.3.1.1 ハードウェア シャットダウン
        2. 6.3.1.2 ハードウェア構成モード
        3. 6.3.1.3 ソフトウェア電力モード制御とソフトウェア リセット
        4. 6.3.1.4 効率および省電力モード
          1. 6.3.1.4.1 ノイズ ゲート
          2. 6.3.1.4.2 音楽用効率モード
          3. 6.3.1.4.3 VDD Y ブリッジ
          4. 6.3.1.4.4 Class-H 昇圧
        5. 6.3.1.5 2S バッテリ モード
        6. 6.3.1.6 外部 PVDD モード
      2. 6.3.2 フォルトとステータス
        1. 6.3.2.1 割り込み生成およびクリア
    4. 6.4 機能説明
      1. 6.4.1  PurePath™ Console 3 ソフトウェア
      2. 6.4.2  再生信号パス
        1. 6.4.2.1 デジタル ボリューム制御およびアンプ出力レベル
        2. 6.4.2.2 ハイパス フィルタ
        3. 6.4.2.3 Class-D アンプ
        4. 6.4.2.4 ブラウンアウト防止機能付き電源トラッキング リミッタ
          1. 6.4.2.4.1 電圧リミッタおよびクリッピング保護
        5. 6.4.2.5 トーン ジェネレータ
      3. 6.4.3  デジタル オーディオ シリアル インターフェイス
        1. 6.4.3.1 デジタル ループバック
      4. 6.4.4  内部昇圧
      5. 6.4.5  昇圧共有
      6. 6.4.6  外部 Class-H 昇圧コントローラ
      7. 6.4.7  電源電圧モニタ
      8. 6.4.8  過熱保護
      9. 6.4.9  クロックおよび PLL
        1. 6.4.9.1 自動クロックに基づくウェークアップおよびクロック エラー
      10. 6.4.10 デジタル IO ピン
    5. 6.5 プログラミング
      1. 6.5.1 I2C 制御インターフェイス
      2. 6.5.2 I2C アドレスの選択
      3. 6.5.3 一般的な I2C の動作
      4. 6.5.4 I2C のシングル バイトおよびマルチ バイト転送
      5. 6.5.5 I2C のシングル バイト書き込み
      6. 6.5.6 I2C のマルチ バイト書き込み
      7. 6.5.7 I2C のシングル バイト読み出し
      8. 6.5.8 I2C のマルチ バイト読み出し
  8. レジスタ マップ
    1. 7.1  ページ 0 レジスタ
    2. 7.2  PAGE 1 レジスタ
    3. 7.3  PAGE 2 レジスタ
    4. 7.4  PAGE 3 レジスタ
    5. 7.5  PAGE 4 レジスタ
    6. 7.6  PAGE 5 レジスタ
    7. 7.7  PAGE 6 レジスタ
    8. 7.8  PAGE 7 レジスタ
    9. 7.9  PAGE 8 レジスタ
    10. 7.10 BOOK100 PAGE9 レジスタ
  9. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 モノラル / ステレオの構成
        2. 8.2.2.2 昇圧コンバータ パッシブ デバイス
        3. 8.2.2.3 EMI パッシブ デバイス
        4. 8.2.2.4 その他のパッシブ デバイス
      3. 8.2.3 アプリケーション特性の波形
    3. 8.3 推奨事項および禁止事項
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

Class-D アンプ

TAS2120 は、低アイドル チャネル ノイズ、低歪み、高 PSRR の高性能 Class-D アンプを内蔵しています。Class-D アンプは、SBCLK 周波数から生成されたクロック周波数でスイッチングし、常に入力クロック ソースに同期します。SAMP_RATE_CFG レジスタを使うと、44.1kHz の倍数と 48kHz の倍数の差に基づいて入力クロック ソースを選択できます。

表 6-22 サンプル レート構成
SAMP_RATE_CFG 構成
0 (デフォルト) オーディオ データ レートは 48ksps の整数倍または約数です
1 オーディオ データ レートは 44.1ksps の整数倍または約数です

EMI 特性を改善するために、Class-D アンプはプログラマブルなエッジ レート制御 (ERC) と Class-D クロック スプレッド スペクトラム変調 (SSM) をサポートしています。

Class-D のエッジ レートは、CLASSD_OUTPUT_EDGERATE_CTRL[1:0] レジスタを使用して制御できます。デフォルトでは、Class-D 出力のエッジ レートは最速設定に構成され、システムの高効率化を可能にしています。Class-D 出力のエッジ レートは、他の構成設定を使用して遅くすることができ、高周波数での EMI エネルギーを低減できますが、効率は低下します。出力エッジ レートの正確な変化速度は出力負荷条件によって異なり、以下の表に示す値はデフォルトの負荷条件におけるおおよそのエッジ レート レベルです。

表 6-23 Class-D 出力エッジ レート制御
CLASSD_OUTPUT_EDGERATE_CTRL[1:0] 構成
00 Class-D 出力エッジ レート:0.5V/ns
01 Class-D 出力エッジ レート:1.0V/ns
10 予約済み
11 (デフォルト) Class-D 出力エッジ レート:2V/ns

この Class-D アンプは、PVDD ハイサイド、VDD ハイサイド、 グランド パワー FET を含めて、各出力パワー FET に過電流保護機能を備えています。

Class-D アンプの出力インピーダンスは、CLASSD_HIZ_MODE 制御レジスタを使用してノイズ ゲート モード中に出力がスイッチングを停止するときに制御できます。

表 6-24 Class-D high-Z モード制御
CLASSD_HIZ_MODE 構成
0 (デフォルト) 2.5kΩ で出力をプルダウン
1 13kΩ を超える電圧で出力をプルダウン