JAJSXI8A September   2025  – November 2025 UCC27834 , UCC27884

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 説明
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 動的な電気的特性
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 入力段とインターロック
      2. 6.3.2 低電圧誤動作防止 (UVLO)
      3. 6.3.3 レベル シフタ
      4. 6.3.4 出力ステージ
      5. 6.3.5 低伝搬遅延とタイトにマッチングされた出力
      6. 6.3.6 HS ノード dV/dt
      7. 6.3.7 負の HS 電圧条件での動作
    4. 6.4 デバイスの機能モード
      1. 6.4.1 入力および出力論理表
      2. 6.4.2 100% デューティサイクル条件での動作
  8. アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1 HI および LI ローパスフィルタ部品の選択 (RHI、RLI、CHI、CLI)
        2. 7.2.2.2 ブートストラップ コンデンサ CBOOT の選定
        3. 7.2.2.3 VDD バイパスコンデンサ (C VDD) の選択
        4. 7.2.2.4 ブートストラップ抵抗 (RBOOT) の選択
        5. 7.2.2.5 ゲート抵抗 RON/ROFF の選択
        6. 7.2.2.6 ブートストラップ ダイオードの選定
        7. 7.2.2.7 UCC278X4 の電力損失の推定
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 サード・パーティ製品に関する免責事項
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート・リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

UCC278X4 の電力損失の推定

UCC278X4 (PUCC278X4) の電力損失は、複数の成分からの損失を計算することにより推定されます。静止電流 (IQDD、IQBS) と無負荷スイッチングによる合計電力損失は以下のように計算されます。

式 12. P Q C = V D D ×   I V D D 100   k H z + I V H B 100   k H z = 15   V × 330   μ A + 275   μ A     9   m W

IVDD と IVHB については、図 5-16を参照してください。

FET Q1 と Q2 の駆動中にゲート電荷により発生する動的損失は以下のように計算されます。この部品は、通常は UCC278X4 内部の VDD および VHB スイッチングロジック回路に関連する動的損失に対して支配的な要素になるものであることに注意してください。

式 13. P Q G 1 , Q G 2 = 2 × V D D ×   Q G × f S W = 2 × 15   V × 33   n C × 100   k H z 99   m W

動的損失は、ゲートドライバ IC の内部プルアップ抵抗とプルダウン抵抗、外部ゲート抵抗、スイッチング デバイスの内部ゲート抵抗によって共有されます。プルアップ抵抗はスイッチング中に動的に変化し、ROH を使用するとゲートドライバの消費電力を過大に推定できるため、設計マージンが提供されます。

式 14. P G D = P Q G 1 , Q G 2 2 × R O H R O H   +   R O N   +   R G _ i n t + R O L R O L   +   R O N     R O F F   +   R G _ i n t
式 15. P G D = 99   m W 2 × 12.6   12.6     +   3     +   3.3   + 1   1     +   3       1     +   3.3   4 3   m W

この例のゲート ドライバ IC の総電力損失は以下のように計算されます。

式 16. P T o t a l _ G D P Q C + P G D =   9   m W + 4 3   m W 0.05 2   W