ADC09QJ1300-Q1
- 車載アプリケーション用に AEC-Q100 認定済み:
- 温度グレード 1:-40℃~+125℃、TA
- ADC コア:
- 分解能:9 ビット
- 最大サンプリング レート:1.3GSPS
- インターリーブなしのアーキテクチャ
- 内部ディザリングにより高次高調波を低減
- パフォーマンス仕様 (–1dBFS):
- SNR (100MHz):53.5dBFS
- ENOB (100MHz):8.5Bits
- SFDR (100MHz):64dBc
- ノイズ フロア (–20dBFS):–143dBFS
- フルスケール入力電圧:800mVPP-DIFF
- フルパワー入力帯域幅:6GHz
- JESD204C シリアル データ インターフェイス
- 合計 2~8 (クワッド / デュアル チャネル) または 1~4 (シングル チャネル) の SerDes レーン数に対応
- 最大ボー レート:17.16Gbps
- 64B/66B と 8B/10B のエンコード モード
- Subclass-1 サポートによる決定論的レイテンシ
- JESD204B レシーバと互換
- 内部サンプリング クロック生成のオプション
- PLL および VCO (7.2~8.2GHz) 内蔵
- SYSREF ウィンドウ処理により同期が簡単
- 4 つのクロック出力によりシステム クロック供給を簡素化
- FPGA または隣接 ADC 用のリファレンス クロック
- SerDes トランシーバ用のリファレンス クロック
- パルス式システム用のタイムスタンプ入力および出力
- 消費電力 (1GSPS):
- クワッド チャネル:450mW/チャネル
- デュアル チャネル:625mW/チャネル
- シングル チャネル:940 mW
- 電源:1.1V、1.9V
ADC09xJ1300-Q1 は、クワッド、デュアル、シングル チャネル、9 ビット、1.3GSPS の A/D コンバータ (ADC) ファミリです。ADC09xJ1300-Q1 は、低消費電力、高いサンプリング レート、9 ビットの分解能により、光検出および距離測定 (LiDAR) システムに理想的です。ADC09xJ1300-Q1 は車載アプリケーション用に認定済みです。
6GHz のフルパワー入力帯域幅 (-3dB) により、周波数変調連続波 (FMCW) LiDAR システムに適した平坦な周波数応答と、パルス ベースのシステムに適した狭いインパルス応答が得られます。この全出力入力帯域幅により、最高 4GHz の直接 RF サンプリングも可能です。
システムのハードウェア要件を緩和するため、いくつかのクロック供給機能が内蔵されています (例:サンプリング クロックを生成するための電圧制御発振器 (VCO) を内蔵した内部フェーズ ロック ループ (PLL))。FPGA または ASIC のロジックと SerDes にクロックを供給するために 4 つのクロック出力を備えています。パルス式システムのためにタイムスタンプ入力および出力を備えています。
JESD204C シリアル インターフェイスにより、プリント基板 (PCB) の配線の量を減らすことで、システムを小型化できます。インターフェイス モードは、2~8 レーン (デュアル チャネルとクワッド チャネルのデバイスの場合)、または 1~4 レーン (シングル チャネル デバイスの場合) を最大 17.16Gbps の SerDes ボーレートでサポートしているため、各アプリケーションに最適な構成を実現できます。
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | ADC09xJ1300-Q1 クワッド / デュアル / シングル チャネル、1.3GSPS、9 ビット、 JESD204C インターフェイス搭載、A/D コンバータ (ADC) データシート (Rev. B 翻訳版) | PDF | HTML | 英語版 (Rev.B) | PDF | HTML | 2024/10/25 |
設計と開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
ADC09QJ1300EVM — ADC09QJ1300 JESD204C インターフェイス搭載、クワッドチャネル、9 ビット、1.3GSPS ADC の評価基板
TSW12QJ1600EVM — ADC12QJ1600-Q1 8 チャネル (同期 4 チャネル x 2 組)、12 ビット、1.6GSPS、JESD204C インターフェイス搭載 ADC の評価基板
TI204C-IP — Request for JESD204 rapid design IP
JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアが開発する際に、迅速な経路をたどれる設計を採用しています。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように、設計者の皆様を支援します。
JESD204 rapid design IP は、TI の高速データ (...)
DATACONVERTERPRO-SW — 高速データ コンバータ向け Pro GUI インストーラー、v5.31
この高速データ コンバータ Pro GUIは、PC (Windows® XP/7/10 対応) 向けプログラムであり、TI の大半の高速データ コンバータである A/D コンバータ (ADC) や D/A コンバータ (DAC) と、アナログ フロント エンド (AFE) の各プラットフォームの評価を支援するために設計されました。DATACONVERTERPRO-SW は、データ キャプチャとパターン ジェネレータのカードである TSW14xxx シリーズ全体をサポートする設計を採用しており、時間ドメインと周波数ドメインの両方でデータ (...)
ADC09xJ800, ADC09xJ1300, ADC12xJ800 and ADC12xJ1600 IBIS-AMI Model (Rev. A)
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| FCCSP (AAV) | 144 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。