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ADC10065

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10 ビット、65MSPS AD コンバータ（ADC）

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製品詳細

Sample rate (max) (Msps) 65 Resolution (Bits) 10 Number of input channels 1 Interface type Parallel CMOS, TTL Analog input BW (MHz) 400 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 68.4 Architecture Pipeline SNR (dB) 59.6 ENOB (bit) 9.6 SFDR (dB) 80 Operating temperature range (°C) -40 to 85 Input buffer No
Sample rate (max) (Msps) 65 Resolution (Bits) 10 Number of input channels 1 Interface type Parallel CMOS, TTL Analog input BW (MHz) 400 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 68.4 Architecture Pipeline SNR (dB) 59.6 ENOB (bit) 9.6 SFDR (dB) 80 Operating temperature range (°C) -40 to 85 Input buffer No
TSSOP (PW) 28 62.08 mm² 9.7 x 6.4

  • Single +3.0V operation
  • Selectable 2 VP-P, 1.5 VP-P, or 1 VP-P full-scale input
  • 400 MHz −3 dB input bandwidth
  • Low power consumption
  • Standby mode
  • On-chip reference and sample-and-hold amplifier
  • Offset binary or two’s complement data format
  • Separate adjustable output driver supply to accommodate 2.5V and 3.3V logic families
  • 28-pin TSSOP package

    • Key Specifications

    Resolution

    10 Bits

    Conversion Rate

    65 MSPS

    Full Power Bandwidth

    400 MHz

    DNL

    ±0.3 LSB (typ)

    SNR (fIN = 11 MHz)

    59.6 dB (typ)

    SFDR (fIN = 11 MHz)

    −80 dB (typ)

    Power Consumption, 65 MHz

    68.4 mW

  • Single +3.0V operation
  • Selectable 2 VP-P, 1.5 VP-P, or 1 VP-P full-scale input
  • 400 MHz −3 dB input bandwidth
  • Low power consumption
  • Standby mode
  • On-chip reference and sample-and-hold amplifier
  • Offset binary or two’s complement data format
  • Separate adjustable output driver supply to accommodate 2.5V and 3.3V logic families
  • 28-pin TSSOP package

    • Key Specifications

    Resolution

    10 Bits

    Conversion Rate

    65 MSPS

    Full Power Bandwidth

    400 MHz

    DNL

    ±0.3 LSB (typ)

    SNR (fIN = 11 MHz)

    59.6 dB (typ)

    SFDR (fIN = 11 MHz)

    −80 dB (typ)

    Power Consumption, 65 MHz

    68.4 mW

    The ADC10065 is a monolithic CMOS analog-to-digital converter capable of converting analog input signals into 10-bit digital words at 65 Megasamples per second (MSPS). This converter uses a differential, pipeline architecture with digital error correction and an on-chip sample-and-hold circuit to provide a complete conversion solution, and to minimize power consumption, while providing excellent dynamic performance. A unique sample-and-hold stage yields a full-power bandwidth of 400 MHz. Operating on a single 3.0V power supply, this device consumes just 68.4 mW at 65 MSPS, including the reference current. The Standby feature reduces power consumption to just 14 .1 mW.

    The differential inputs provide a full scale selectable input swing of 2.0 VP-P, 1.5 VP-P, 1.0 VP-P, with the possibility of a single-ended input. Full use of the differential input is recommended for optimum performance. An internal +1.2V precision bandgap reference is used to set the ADC full-scale range, and also allows the user to supply a buffered referenced voltage for those applications requiring increased accuracy. The output data format is user choice of offset binary or two’s complement.

    This device is available in the 28-lead TSSOP package and will operate over the industrial temperature range of −40°C to +85°C.

    The ADC10065 is a monolithic CMOS analog-to-digital converter capable of converting analog input signals into 10-bit digital words at 65 Megasamples per second (MSPS). This converter uses a differential, pipeline architecture with digital error correction and an on-chip sample-and-hold circuit to provide a complete conversion solution, and to minimize power consumption, while providing excellent dynamic performance. A unique sample-and-hold stage yields a full-power bandwidth of 400 MHz. Operating on a single 3.0V power supply, this device consumes just 68.4 mW at 65 MSPS, including the reference current. The Standby feature reduces power consumption to just 14 .1 mW.

    The differential inputs provide a full scale selectable input swing of 2.0 VP-P, 1.5 VP-P, 1.0 VP-P, with the possibility of a single-ended input. Full use of the differential input is recommended for optimum performance. An internal +1.2V precision bandgap reference is used to set the ADC full-scale range, and also allows the user to supply a buffered referenced voltage for those applications requiring increased accuracy. The output data format is user choice of offset binary or two’s complement.

    This device is available in the 28-lead TSSOP package and will operate over the industrial temperature range of −40°C to +85°C.

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    技術資料

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    種類 タイトル 最新の英語版をダウンロード 日付
    * データシート ADC10065 10-Bit 65 MSPS 3V A/D Converter (jp) データシート (Rev. G 翻訳版) 最新英語版 (Rev.H) PDF | HTML 2008年 2月 1日
    ユーザー・ガイド ADC10040/65/80 10-Bit, 40/65/80 MSPS, 3 Volt, 55.5/68.5/78.6 mW ADC User Guide 2012年 2月 20日

    設計と開発

    その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

    シミュレーション・ツール

    PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

    PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

    設計とシミュレーション向けの環境である PSpice for TI (...)
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    TI の評価品に関する標準契約約款が適用されます。

    購入と品質

    記載されている情報：
    • RoHS
    • REACH
    • デバイスのマーキング
    • リード端子の仕上げ / ボールの原材料
    • MSL 定格 / ピーク リフロー
    • MTBF/FIT 推定値
    • 材質成分
    • 認定試験結果
    • 継続的な信頼性モニタ試験結果
    記載されている情報：
    • ファブの拠点
    • 組み立てを実施した拠点

    推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

    サポートとトレーニング

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