ADC12D1800
- Configurable to Either 3.6 GSPS Interleaved or 1.8 GSPS Dual ADC
- Pin-Compatible with ADC10D1000/1500 and ADC12D1000/1600
- Internally Terminated, Buffered, Differential Analog Inputs
- Interleaved Timing Automatic and Manual Skew Adjust
- Test Patterns at Output for System Debug
- Programmable 15-bit Gain and 12-bit Plus Sign Offset
- Programmable tAD Adjust Feature
- 1:1 Non-Demuxed or 1:2 Demuxed LVDS Outputs
- AutoSync Feature for Multi-Chip Systems
- Single 1.9-V ± 0.1-V Power Supply
- Key
Specifications
- Resolution: 12 Bits
- Interleaved 3.6 GSPS
ADC
- Noise Floor Density –153.5 dBm/Hz (typ)
- IMD3 –61 dBFS (typ)
- Noise Power Ratio 48.5 dB (typ)
- Power 4.4 W (typ)
- Full Power Bandwidth 1.75 GHz (typ)
- Dual 1.8 GSPS ADC, Fin =
125MHz
- ENOB: 9.4 (typ)
- SNR 58.5 dB (typ)
- SFDR 73 dBc (typ)
- Power 4.4 W (typ)
- Full Power Bandwidth 2.8 GHz (typ)
The 12-bit, 3.6 GSPS ADC12D1800 is the latest advance in TI’s Ultra-High-Speed ADC family and builds upon the features, architecture and functionality of the 10-bit GHz family of ADCs.
The ADC12D1800 provides a flexible LVDS interface which has multiple SPI programmable options to facilitate board design and FPGA/ASIC data capture. The LVDS outputs are compatible with IEEE 1596.3-1996 and supports programmable common mode voltage.
The product is packaged in a leaded or lead-free 292-ball thermally enhanced BGA package over the rated industrial temperature range of –40°C to +85°C.
To achieve full rated performance for fCLK > 1.6 GHz, write the maximum power settings one time to Register 6h through the serial interface; see Section 5.6.1 for more information.
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | ADC12D1800 12-Bit, Single 3.6 GSPS Ultra High-Speed ADC データシート (Rev. Q) | PDF | HTML | 2017/05/17 | ||
| アプリケーション・ノート | AN-2132 Synchronizing Multiple GSPS ADCs in a System: The AutoSync Feature (Rev. G) | 2017/02/03 | ||||
| アプリケーション・ノート | Maximizing SFDR Performance in the GSPS ADC: Spur Sources and Methods of Mitigat | 2013/12/09 | ||||
| アプリケーション・ノート | AN-2128 ADC1xD1x00 Pin Compatibility (Rev. C) | 2013/05/01 | ||||
| ユーザー・ガイド | Schematic and Layout Recommendations for the GSPS ADC | 2013/04/29 | ||||
| アプリケーション・ノート | AN-2177 Using the LMH6554 as a ADC Driver (Rev. A) | 2013/04/26 | ||||
| アプリケーション・ノート | From Sample Instant to Data Output: Understanding Latency in the GSPS ADC | 2012/12/18 | ||||
| 製品概要 | ADC12D1x00 12-bit ADC Family: Ultra High-Speed 12-bit ADCs up to 3.6 GSPS | 2012/05/16 | ||||
| ユーザー・ガイド | 12-Bit, Dual 1.6/1.8 GSPS or Single 3.2/3.6 GSPS Ref Bd User Guide | 2012/01/25 |
設計と開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
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1 枚の ADC-LD-BB ボードは、GSPS A/D コンバータ (ADC) リファレンス ボードとともにハードウェア キットに付属しています。ADC1xDxx00RB へのアナログ入力は差動であり、ほとんどの信号源がシングルエンドであるため、これらのバラン ボードは一般にシングルエンドから差動への変換を行うために使用されます。I 入力と Q 入力の両方が類似の信号で同時に駆動される場合、同じタイプのバランボードを追加することが必要になる可能性があります。
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TIDA-00071 — ギガサンプル毎秒 (GSPS) ADC 向け回路図およびレイアウトの推奨事項
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TIDA-00113 — 1 チャネルまたは 2 チャネル・モードで GSPS ADC を駆動、高帯域幅アプリケーション用
この設計は、システムの設計者がトレードオフについて理解し、広帯域アプリケーション向けにギガサンプル/秒の ADC をバラン構成で駆動するための実装を最適化するのに役立つよう提供されています。検討するトレードオフには、バラン構造、挿入損失、ダイナミック特性、構成変更、容易な実装などが含まれます。トポロジーやレイアウトはシステム性能の最適化において重要な役割を担っており、これらの設計が設計サイクルの短縮に役立つのはそのためです。
TIDA-00479 — GSPS 対応 ADC 用の最適化クロック ソースのリファレンス デザイン
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| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| PBGA (NXA) | 292 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。