ADC32J25
- Dual Channel
- 12-Bit Resolution
- Single 1.8-V Supply
- Flexible Input Clock Buffer with Divide-by-1, -2, -4
- SNR = 70.3 dBFS, SFDR = 88 dBc at
fIN = 70 MHz - Ultralow Power Consumption:
- 227 mW/Ch at 160 MSPS
- Channel Isolation: 105 dB
- Internal Dither
- JESD204B Serial Interface:
- Subclass 0, 1, 2 Compliant up to 3.2 Gbps
- Supports One Lane per ADC up to 160 MSPS
- Support for Multichip Synchronization
- Pin-to-Pin Compatible with 14-Bit Version
(ADC32J4X) - Package: VQFN-48 (7 mm × 7 mm)
The ADC32J2x is a high-linearity, ultra-low power, dual-channel, 12-bit, 50-MSPS to 160-MSPS, analog-to-digital converter (ADC) family. The devices are designed specifically to support demanding, high input frequency signals with large dynamic range requirements. A clock input divider allows more flexibility for system clock architecture design and the SYSREF input enables complete system synchronization. The devices support JESD204B interfaces in order to reduce the number of interface lines, thus allowing for high system integration density. The JESD204B interface is a serial interface, where the data of each ADC are serialized and output over only one differential pair. An internal phase-locked loop (PLL) multiplies the incoming ADC sampling clock by 20 to derive the bit clock that is used to serialize the 12-bit data from each channel. The devices support subclass 1 with interface speeds up to 3.2 Gbps.
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | ADC32J2x Dual-Channel, 12-Bit, 50-MSPS to 160-MSPS, Analog-to-Digital Converter with JESD204B Interface データシート (Rev. A) | PDF | HTML | 2015/05/21 |
設計と開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
ADC32J25EVM — ADC32J25 デュアルチャネル、12 ビット、160MSPS、A/D コンバータの評価基板
ADC32J25 EVM は、低消費電力、デュアル、160MSPS、12 ビット ADC の性能を実証します。 ADC32J25 デバイスを搭載しており、オプションの DC 結合 THS4541 アクティブ インターフェイス信号路、LMK04828 が JESD204B 向けクロックを供給するほか、TI の各種電圧レギュレータが必要な電圧を供給します。 ADC の各チャネルの入力はデフォルトで 1 個のトランス入力回路に接続されており、この回路は 50Ω のシングルエンド信号源に接続できます。 DC 結合路が必要な場合は、THS4541 を使用してオプションのパスを提供します。 (...)
TI204C-IP — Request for JESD204 rapid design IP
JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアが開発する際に、迅速な経路をたどれる設計を採用しています。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように、設計者の皆様を支援します。
JESD204 rapid design IP は、TI の高速データ (...)
DATACONVERTERPRO-SW — 高速データ コンバータ向け Pro GUI インストーラー、v5.31
この高速データ コンバータ Pro GUIは、PC (Windows® XP/7/10 対応) 向けプログラムであり、TI の大半の高速データ コンバータである A/D コンバータ (ADC) や D/A コンバータ (DAC) と、アナログ フロント エンド (AFE) の各プラットフォームの評価を支援するために設計されました。DATACONVERTERPRO-SW は、データ キャプチャとパターン ジェネレータのカードである TSW14xxx シリーズ全体をサポートする設計を採用しており、時間ドメインと周波数ドメインの両方でデータ (...)
TIDA-00294 — Dallas Logic Corp、高速 ADC 向け、高性能アクティブ・インターフェイスのリファレンス デザイン
このリファレンス デザインは、Dallas Logic Corp から提供されたもので、高速 ADC 向け高性能アクティブ インターフェイスを設計する方法を提示するために、12 ビット 50MSPS の JESD204B 採用データ コンバータである ADC34J22 と、完全差動アンプ THS4541 を採用しています。この種の回路は、センサのフロント エンド、モーター制御、試験 / 測定の各アプリケーションで使用できます。PCB 上の実際の実装とともに、回路のモデルと、設計に関連して導出した複数の式を提示しています。この実装の結果からは、パッシブ AC 結合トランス (...)
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| VQFN (RGZ) | 48 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。