ADS6144
- Maximum Sample Rate: 125 MSPS
- 14-Bit Resolution with No Missing Codes
- 3.5 dB Coarse Gain and up to 6 dB Programmable Fine Gain for SNR/SFDR Trade-Off
- Parallel CMOS and Double Data Rate (DDR) LVDS Output Options
- Supports Sine, LVCMOS, LVPECL, LVDS Clock Inputs, and Clock Amplitude Down to 400 mVPP
- Clock Duty Cycle Stabilizer
- Internal Reference with Support for External Reference
- No External Decoupling Required for References
- Programmable Output Clock Position and Drive Strength to Ease Data Capture
- 3.3-V Analog and 1.8-V to 3.3-V Digital Supply
- 32-QFN Package (5 mm × 5 mm)
- Pin Compatible 12-Bit Family (ADS612X)
- APPLICATIONS
- Wireless Communications Infrastructure
- Software Defined Radio
- Power Amplifier Linearization
- 802.16d/e
- Test and Measurement Instrumentation
- High Definition Video
- Medical Imaging
- Radar Systems
ADS6145/ADS6144/ADS6143/ADS6142 (ADS614X) are a family of 14-bit A/D converters with sampling frequencies up to 125 MSPS. The high performance and low power consumption of the ADS614X are combined in a compact 32 QFN package. An internal high bandwidth sample and hold and a low jitter clock buffer help to achieve high SNR and high SFDR even at high input frequencies.
The ADS614X feature coarse and fine gain options to improve SFDR performance at lower full-scale analog input ranges.
The digital data outputs are either parallel CMOS or DDR (Double Data Rate) LVDS. Several features exist to ease data capture such as — controls for output clock position and output buffer drive strength, LVDS current, and internal termination programmability.
The output interface type, gain, and other functions are programmed using a 3-wire serial interface. Alternatively, some functions are configured using dedicated parallel pins so the device powers up to the desired state.
The ADS614X include internal references while eliminating traditional reference pins and associated external decoupling. External reference mode is also supported.
The ADS614X are specified over the industrial temperature range (-40°C to 85°C).
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | 14-BITS, 125/105/80/65 MSPS ADC WITH DDR LVDS/CMOS OUTPUTS データシート (Rev. B) | 2007/12/04 | |||
| アプリケーション・ノート | Design Considerations for Avoiding Timing Errors during High-Speed ADC, LVDS Dat (Rev. A) | 2015/05/22 | ||||
| アプリケーション・ノート | Why Use Oversampling when Undersampling Can Do the Job? (Rev. A) | 2013/07/19 | ||||
| アプリケーション・ノート | Band-Pass Filter Design Techniques for High-Speed ADCs | 2012/02/27 | ||||
| アプリケーション・ノート | Driving High-Speed ADCs: Circuit Topologies and System-Level Parameters （英語） (Rev. A) | 2010/09/10 | ||||
| アプリケーション・ノート | Smart Selection of ADC/DAC Enables Better Design of Software-Defined Radio | 2009/04/28 | ||||
| アプリケーション・ノート | CDCE62005 as Clock Solution for High-Speed ADCs | 2008/09/04 | ||||
| アプリケーション・ノート | CDCE72010 as a Clocking Solution for High-Speed Analog-to-Digital Converters | 2008/06/08 | ||||
| アプリケーション・ノート | Phase Noise Performance and Jitter Cleaning Ability of CDCE72010 | 2008/06/02 | ||||
| アプリケーション・ノート | QFN Layout Guidelines | 2006/07/28 |
設計と開発
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| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
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