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ADS61B23

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12 ビット、80MSPS AD コンバータ（ADC）

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製品詳細

Sample rate (max) (Msps) 80 Resolution (Bits) 12 Number of input channels 1 Interface type DDR LVDS, Parallel CMOS Analog input BW (MHz) 450 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 351 Architecture Pipeline SNR (dB) 70.2 ENOB (Bits) 11.3 SFDR (dB) 87 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 80 Resolution (Bits) 12 Number of input channels 1 Interface type DDR LVDS, Parallel CMOS Analog input BW (MHz) 450 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 351 Architecture Pipeline SNR (dB) 70.2 ENOB (Bits) 11.3 SFDR (dB) 87 Operating temperature range (°C) -40 to 85 Input buffer Yes
VQFN (RHB) 32 25 mm² (5 mm × 5 mm)
  • Maximum Sample Rate: 80 MSPS
  • 12-bit Resolution with No Missing Codes
  • Buffered Analog Inputs with
    • Very Low Input Capacitance (< 2 pF)
    • High DC Resistance (5 k)
  • 82 dBc SFDR and 70 dBFS SNR
    (-1 BFS or 1.8 Vpp input)
  • 85 dBc SFDR (-6 dBFS or 1 Vpp input)
  • 3.5 dB Coarse Gain and up to 6 dB Programmable Fine Gain for SNR and SFDR Trade-Off
  • Parallel CMOS and Double Data Rate (DDR) LVDS Output Options
  • Supports Sine, LVCMOS, LVPECL, LVDS Clock Inputs and Clock Amplitude Down to 400 mVPP
  • Clock Duty Cycle Stabilizer
  • Internal Reference with Support for External Reference
  • External Decoupling Eliminated for References
  • Programmable Output Clock Position and Drive Strength to Ease Data Capture
  • 3.3 V Analog and 1.8 V to 3.3 V Digital Supply
  • 32-pin QFN Package (5 mm × 5 mm)
  • Pin Compatible 12-Bit Family (ADS612X)
  • Temperature range -40°C to 85°C
  • APPLICATIONS
    • Wireless Communications Infrastructure
    • Software Defined Radio
    • Power Amplifier Linearization
    • 802.16d/e
    • Test and Measurement Instrumentation
    • High Definition Video
    • Medical Imaging
    • Radar Systems
  • Maximum Sample Rate: 80 MSPS
  • 12-bit Resolution with No Missing Codes
  • Buffered Analog Inputs with
    • Very Low Input Capacitance (< 2 pF)
    • High DC Resistance (5 k)
  • 82 dBc SFDR and 70 dBFS SNR
    (-1 BFS or 1.8 Vpp input)
  • 85 dBc SFDR (-6 dBFS or 1 Vpp input)
  • 3.5 dB Coarse Gain and up to 6 dB Programmable Fine Gain for SNR and SFDR Trade-Off
  • Parallel CMOS and Double Data Rate (DDR) LVDS Output Options
  • Supports Sine, LVCMOS, LVPECL, LVDS Clock Inputs and Clock Amplitude Down to 400 mVPP
  • Clock Duty Cycle Stabilizer
  • Internal Reference with Support for External Reference
  • External Decoupling Eliminated for References
  • Programmable Output Clock Position and Drive Strength to Ease Data Capture
  • 3.3 V Analog and 1.8 V to 3.3 V Digital Supply
  • 32-pin QFN Package (5 mm × 5 mm)
  • Pin Compatible 12-Bit Family (ADS612X)
  • Temperature range -40°C to 85°C
  • APPLICATIONS
    • Wireless Communications Infrastructure
    • Software Defined Radio
    • Power Amplifier Linearization
    • 802.16d/e
    • Test and Measurement Instrumentation
    • High Definition Video
    • Medical Imaging
    • Radar Systems

ADS61B23 is a 12-bit A/D converter (ADC) with a maximum sampling frequency of 80 MSPS. It combines high performance and low power consumption in a compact 32-QFN package. The analog inputs use buffers to isolate the switching transients of the internal sample & hold from the external driving circuit. The buffered inputs present very low input capacitance (< 2pF) & wide bandwidth. This makes it easy to drive them at high input frequencies, compared to an ADC without the input buffers.

ADS61B23 has coarse and fine gain options that are used to improve SFDR performance at lower full-scale analog input ranges.

The digital data outputs are parallel CMOS or DDR LVDS (Double Data Rate). Several features exist to ease data capture—controls for output clock position and output buffer drive strength, plus LVDS current and internal termination programmability.

The output interface type, gain, and other functions are programmed using a 3-wire serial interface. Alternatively, some of these functions are configured using dedicated parallel pins so the device starts in the desired state after power-up.

ADS61B23 includes internal references, while eliminating the traditional reference pins and associated external decoupling. External reference mode is also supported.

ADS61B23 is a 12-bit A/D converter (ADC) with a maximum sampling frequency of 80 MSPS. It combines high performance and low power consumption in a compact 32-QFN package. The analog inputs use buffers to isolate the switching transients of the internal sample & hold from the external driving circuit. The buffered inputs present very low input capacitance (< 2pF) & wide bandwidth. This makes it easy to drive them at high input frequencies, compared to an ADC without the input buffers.

ADS61B23 has coarse and fine gain options that are used to improve SFDR performance at lower full-scale analog input ranges.

The digital data outputs are parallel CMOS or DDR LVDS (Double Data Rate). Several features exist to ease data capture—controls for output clock position and output buffer drive strength, plus LVDS current and internal termination programmability.

The output interface type, gain, and other functions are programmed using a 3-wire serial interface. Alternatively, some of these functions are configured using dedicated parallel pins so the device starts in the desired state after power-up.

ADS61B23 includes internal references, while eliminating the traditional reference pins and associated external decoupling. External reference mode is also supported.
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技術資料

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* データシート 12Bits 80MSPS ADC with Buffered Analog Inputs データシート 2008/02/07
アプリケーション・ノート Design Considerations for Avoiding Timing Errors during High-Speed ADC, LVDS Dat (Rev. A) 2015/05/22
アプリケーション・ノート Why Use Oversampling when Undersampling Can Do the Job? (Rev. A) 2013/07/19
アプリケーション・ノート Driving High-Speed ADCs: Circuit Topologies and System-Level Parameters （英語） (Rev. A) 2010/09/10
アプリケーション・ノート Smart Selection of ADC/DAC Enables Better Design of Software-Defined Radio 2009/04/28
アプリケーション・ノート CDCE62005 as Clock Solution for High-Speed ADCs 2008/09/04
アプリケーション・ノート CDCE72010 as a Clocking Solution for High-Speed Analog-to-Digital Converters 2008/06/08
アプリケーション・ノート Phase Noise Performance and Jitter Cleaning Ability of CDCE72010 2008/06/02
アプリケーション・ノート QFN Layout Guidelines 2006/07/28

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

サポート・ソフトウェア

SBAC120 — TIGAR Support Files

サポート対象の製品とハードウェア
シミュレーション・モデル

ADS61xx IBIS Model

SLAC211.ZIP (915 KB) - IBIS モデル
サポート対象の製品とハードウェア
計算ツール

ANALOG-ENGINEER-CALC — PC software analog engineer's calculator

アナログ エンジニア向けカリキュレータは、アナログ回路設計エンジニアが日常的に使用する反復的な計算の多くを迅速化します。この PC ベース ツールはグラフィカル インターフェイスにより、帰還抵抗を使用したオペアンプのゲイン設定から、A/D コンバータ (ADC) のドライブ バッファ回路の安定化に最適な部品の選択に至るまで、一般的に行われている各種計算のリストを表示します。

スタンドアロン ツールとして使用できるほか、『アナログ回路設計式一覧ポケット ガイド』で説明されているコンセプトと組み合わせることもできます。

サポート対象の製品とハードウェア
設計ツール

SBAC119 — TIGAR (Texas Instruments Graphical Evaluation of ADC Response Tool)

サポート対象の製品とハードウェア
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFN (RHB) 32 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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