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CDC339

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3 ステート出力、1 入力 8 出力、TTL クロック・ドライバ

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製品詳細

Function Clock divider Output frequency (max) (MHz) 80 Number of outputs 8 Output supply voltage (V) 5 Core supply voltage (V) 5 Output skew (ps) 0.75 Features Pin programmable Operating temperature range (°C) -40 to 85 Rating Catalog Output type TTL Input type TTL
Function Clock divider Output frequency (max) (MHz) 80 Number of outputs 8 Output supply voltage (V) 5 Core supply voltage (V) 5 Output skew (ps) 0.75 Features Pin programmable Operating temperature range (°C) -40 to 85 Rating Catalog Output type TTL Input type TTL
SOIC (DW) 20 131.84 mm² 12.8 x 10.3 SSOP (DB) 20 56.16 mm² 7.2 x 7.8
  • Low Output Skew, Low Pulse Skew for Clock-Distribution and Clock-Generation Applications
  • TTL-Compatible Inputs and Outputs
  • Distributes One Clock Input to Eight Outputs
    • Four Same-Frequency Outputs
    • Four Half-Frequency Outputs
  • Distributed VCC and Ground Pins Reduce Switching Noise
  • High-Drive Outputs (−48-mA IOH, 48-mA IOL)
  • State-of-the-Art EPIC-ΙΙB™ BiCMOS Design Significantly Reduces Power Dissipation
  • Package Options Include Plastic Small-Outline (DW) and Shrink Small-Outline (DB) Packages
  • Low Output Skew, Low Pulse Skew for Clock-Distribution and Clock-Generation Applications
  • TTL-Compatible Inputs and Outputs
  • Distributes One Clock Input to Eight Outputs
    • Four Same-Frequency Outputs
    • Four Half-Frequency Outputs
  • Distributed VCC and Ground Pins Reduce Switching Noise
  • High-Drive Outputs (−48-mA IOH, 48-mA IOL)
  • State-of-the-Art EPIC-ΙΙB™ BiCMOS Design Significantly Reduces Power Dissipation
  • Package Options Include Plastic Small-Outline (DW) and Shrink Small-Outline (DB) Packages

The CDC339 is a high-performance, low-skew clock driver. It is specifically designed for applications requiring synchronized output signals at both the primary clock frequency and one-half the primary clock frequency. The four Y outputs switch in phase and at the same frequency as the clock (CLK) input. The four Q outputs switch at one-half the frequency of CLK.

When the output-enable (OE) input is low and the clear (CLR) input is high, the Y outputs follow CLK and the Q outputs toggle on low-to-high transitions of CLK. Taking CLR low asynchronously resets the Q outputs to the low level. When OE is high, the outputs are in the high-impedance state.

The CDC339 is characterized for operation from −40°C to 85°C.

The CDC339 is a high-performance, low-skew clock driver. It is specifically designed for applications requiring synchronized output signals at both the primary clock frequency and one-half the primary clock frequency. The four Y outputs switch in phase and at the same frequency as the clock (CLK) input. The four Q outputs switch at one-half the frequency of CLK.

When the output-enable (OE) input is low and the clear (CLR) input is high, the Y outputs follow CLK and the Q outputs toggle on low-to-high transitions of CLK. Taking CLR low asynchronously resets the Q outputs to the low level. When OE is high, the outputs are in the high-impedance state.

The CDC339 is characterized for operation from −40°C to 85°C.
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技術資料

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* データシート CDC339 Clock Driver With 3-State Outputs データシート (Rev. A) 2020年 5月 14日

設計および開発

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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
リクエスト
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
SOIC (DW) 20 Ultra Librarian
SSOP (DB) 20 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

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