CDCLVP110

アクティブ

1:10、LVPECL/HSTL 入力 LVPECL 出力、クロック ドライバ

製品詳細

Number of outputs 10 Additive RMS jitter (typ) (fs) 300 Core supply voltage (V) 2.5, 3.3 Output supply voltage (V) 2.5, 3.3 Output skew (ps) 30 Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVPECL Input type HSTL, LVPECL
Number of outputs 10 Additive RMS jitter (typ) (fs) 300 Core supply voltage (V) 2.5, 3.3 Output supply voltage (V) 2.5, 3.3 Output skew (ps) 30 Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVPECL Input type HSTL, LVPECL
LQFP (VF) 32 81 mm² (9 mm × 9 mm)
  • Distributes One Differential Clock Input Pair
    LVPECL/HSTL to 10 Differential LVPECL Clock Outputs
  • Fully Compatible With LVECL/LVPECL/HSTL
  • Single Supply Voltage Required, ±3.3-V or ±2.5-V Supply
  • Selectable Clock Input Through CLK_SEL
  • Low-Output Skew (Typ 15 ps) for Clock-Distribution Applications
  • VBB Reference Voltage Output for Single-Ended Clocking
  • Available in a 32-Pin LQFP Package
  • Frequency Range From DC to 3.5 GHz
  • Pin-to-Pin Compatible With MC100 Series EP111, ES6111, LVEP111, PTN1111

  • Distributes One Differential Clock Input Pair
    LVPECL/HSTL to 10 Differential LVPECL Clock Outputs
  • Fully Compatible With LVECL/LVPECL/HSTL
  • Single Supply Voltage Required, ±3.3-V or ±2.5-V Supply
  • Selectable Clock Input Through CLK_SEL
  • Low-Output Skew (Typ 15 ps) for Clock-Distribution Applications
  • VBB Reference Voltage Output for Single-Ended Clocking
  • Available in a 32-Pin LQFP Package
  • Frequency Range From DC to 3.5 GHz
  • Pin-to-Pin Compatible With MC100 Series EP111, ES6111, LVEP111, PTN1111

The CDCLVP110 clock driver distributes one differential clock pair of either LVPECL or HSTL (selectable) input, (CLK0, CLK1) to ten pairs of differential LVPECL clock (Q0, Q9) outputs with minimum skew for clock distribution. The CDCLVP110 can accept two clock sources into an input multiplexer. The CLK0 input accepts either LVECL/LVPECL input signals, while CLK1 accepts an HSTL input signal when operated under LVPECL conditions. The CDCLVP110 is specifically designed for driving 50-Ω transmission lines.

The VBB reference voltage output is used if single-ended input operation is required. In this case the VBB pin should be connected to CLK0 and bypassed to GND via a 10-nF capacitor.

However, for high-speed performance up to 3.5 GHz, the differential mode is strongly recommended.

The CDCLVP110 is characterized for operation from –40°C to 85°C.

The CDCLVP110 clock driver distributes one differential clock pair of either LVPECL or HSTL (selectable) input, (CLK0, CLK1) to ten pairs of differential LVPECL clock (Q0, Q9) outputs with minimum skew for clock distribution. The CDCLVP110 can accept two clock sources into an input multiplexer. The CLK0 input accepts either LVECL/LVPECL input signals, while CLK1 accepts an HSTL input signal when operated under LVPECL conditions. The CDCLVP110 is specifically designed for driving 50-Ω transmission lines.

The VBB reference voltage output is used if single-ended input operation is required. In this case the VBB pin should be connected to CLK0 and bypassed to GND via a 10-nF capacitor.

However, for high-speed performance up to 3.5 GHz, the differential mode is strongly recommended.

The CDCLVP110 is characterized for operation from –40°C to 85°C.

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技術資料

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* データシート Low-Voltage 1:10 LVPECL/HSTL With Selectable Input Clock Driver データシート (Rev. D) 2011/01/11
アプリケーション・ノート Clocking Design Guidelines: Unused Pins 2015/11/19
アプリケーション・ノート CDCLVP110 の PCB レイアウト・ガイドライン 英語版 2009/08/05
アプリケーション・ノート AC Coupling Between Differential LVPECL, LVDS, HSTL and CML (Rev. C) 2007/10/17
アプリケーション・ノート Advantage of Using TI's Lowest Jitter Differential Clock Buffer 2003/08/20
アプリケーション・ノート DC-Coupling Between Differential LVPECL, LVDS, HSTL, and CML 2003/02/19

設計と開発

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シミュレーション・モデル

CDCLVP110 IBIS Model (Rev. A)

SCAC032 (25 KB) - IBIS モデル
サポート対象の製品とハードウェア
設計ツール

CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア

Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。

サポート対象の製品とハードウェア
設計ツール

PLLATINUMSIM-SW — PLL ループ フィルタ、位相ノイズ、ロック時間、スプア シミュレーション ツール

PLLATINUMSIM-SW は、開発ユーザーが TI の各種 PLLatinum™ IC の詳細な設計とシミュレーションを行うためのシミュレーション ツールです。これらの IC は LMX シリーズのフェーズ ロック ループ (PLL) とシンセサイザを搭載しています。

サポート対象の製品とハードウェア
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
LQFP (VF) 32 Ultra Librarian

購入と品質

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

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