製品詳細

Function Ultra-low jitter clock generator Number of outputs 8 Output frequency (Max) (MHz) 800 Core supply voltage (V) 3.3, 2.5, 1.8 Output supply voltage (V) 3.3, 2.5, 1.8 Input type CML, LVCMOS, LVDS, LVPECL, XTAL Output type CML, HCSL, HSDS, LVCMOS, LVDS Operating temperature range (C) -40 to 85 Features I2C, Pin programmable, SPI Rating Catalog
Function Ultra-low jitter clock generator Number of outputs 8 Output frequency (Max) (MHz) 800 Core supply voltage (V) 3.3, 2.5, 1.8 Output supply voltage (V) 3.3, 2.5, 1.8 Input type CML, LVCMOS, LVDS, LVPECL, XTAL Output type CML, HCSL, HSDS, LVCMOS, LVDS Operating temperature range (C) -40 to 85 Features I2C, Pin programmable, SPI Rating Catalog
VQFN (RGZ) 48 49 mm² 7 x 7
  • Superior Performance with Low Power:
    • Low Noise Synthesizer (265 fs-rms Typical
      Jitter) or Low Noise Jitter Cleaner (1.6 ps-rms
      Typical Jitter)
    • 0.5 W Typical Power Consumption
    • High Channel-to-Channel Isolation and
      Excellent PSRR
    • Device Performance Customizable Through
      Flexible 1.8 V, 2.5 V and 3.3 V Power
      Supplies, Allowing Mixed Output Voltages
  • Flexible Frequency Planning:
    • 4x Integer Down-divided Differential Clock
      Outputs Supporting LVPECL-like, CML, or
      LVDS-like Signaling
    • 4x Fractional or Integer Divided Differential
      Clock Outputs Supporting HCSL, LVDS-like
      Signaling, or Eight CMOS Outputs
    • Fractional Output Divider Achieve 0 ppm to < 1
      ppm Frequency Error and Eliminates need for
      Crystal Oscillators and Other Clock Generators
    • Output frequencies up to 800 MHz
  • Two Differential Inputs, XTAL Support, Ability for
    Smart Switching
  • SPI, I2C™, and Pin Programmable
  • Professional user GUI for Quick Design
    Turnaround
  • 7 × 7 mm 48-QFN package (RGZ)
  • –40 °C to 85 °C temperature range
  • Superior Performance with Low Power:
    • Low Noise Synthesizer (265 fs-rms Typical
      Jitter) or Low Noise Jitter Cleaner (1.6 ps-rms
      Typical Jitter)
    • 0.5 W Typical Power Consumption
    • High Channel-to-Channel Isolation and
      Excellent PSRR
    • Device Performance Customizable Through
      Flexible 1.8 V, 2.5 V and 3.3 V Power
      Supplies, Allowing Mixed Output Voltages
  • Flexible Frequency Planning:
    • 4x Integer Down-divided Differential Clock
      Outputs Supporting LVPECL-like, CML, or
      LVDS-like Signaling
    • 4x Fractional or Integer Divided Differential
      Clock Outputs Supporting HCSL, LVDS-like
      Signaling, or Eight CMOS Outputs
    • Fractional Output Divider Achieve 0 ppm to < 1
      ppm Frequency Error and Eliminates need for
      Crystal Oscillators and Other Clock Generators
    • Output frequencies up to 800 MHz
  • Two Differential Inputs, XTAL Support, Ability for
    Smart Switching
  • SPI, I2C™, and Pin Programmable
  • Professional user GUI for Quick Design
    Turnaround
  • 7 × 7 mm 48-QFN package (RGZ)
  • –40 °C to 85 °C temperature range

The CDCM6208V2G is a highly versatile, low jitter, low-power frequency synthesizer that can generate eight low jitter clock outputs, selectable between LVPECL-like high-swing CML, normal-swing CML, LVDS-like low-power CML, HCSL, or LVCMOS, from one of two inputs that can feature a low frequency crystal or CML, LVPECL, LVDS, or LVCMOS signals for a variety of wireless infrastructure baseband, wireline data communication, computing, low power medical imaging and portable test and measurement applications. The CDCM6208V2G also features an innovative fractional divider architecture for four of its outputs that can generate any frequency with better than 1ppm frequency accuracy. The CDCM6208V2G can be easily configured through I2C or SPI programming interface and in the absence of serial interface, pin mode is also available that can set the device in 1 of 32 distinct pre-programmed configurations using control pins.

In synthesizer mode, the overall output jitter performance is less than 0.5 ps-rms (10 k – 20 MHz) or 20 ps-pp (unbound) on output using integer dividers and is between 50 to 220 ps-pp (10 k – 40 MHz) on outputs using fractional dividers depending on the prescaler output frequency.

In jitter cleaner mode, the overall output jitter is less than 2.1 ps-rms (10 k – 20 MHz) or 40 ps-pp on output using integer dividers and is less than 70 ps to 240 ps-pp on outputs using fractional dividers. The CDCM6208V2G is packaged in a small 48-pin 7 mm × 7 mm QFN package.

The CDCM6208V2G is a highly versatile, low jitter, low-power frequency synthesizer that can generate eight low jitter clock outputs, selectable between LVPECL-like high-swing CML, normal-swing CML, LVDS-like low-power CML, HCSL, or LVCMOS, from one of two inputs that can feature a low frequency crystal or CML, LVPECL, LVDS, or LVCMOS signals for a variety of wireless infrastructure baseband, wireline data communication, computing, low power medical imaging and portable test and measurement applications. The CDCM6208V2G also features an innovative fractional divider architecture for four of its outputs that can generate any frequency with better than 1ppm frequency accuracy. The CDCM6208V2G can be easily configured through I2C or SPI programming interface and in the absence of serial interface, pin mode is also available that can set the device in 1 of 32 distinct pre-programmed configurations using control pins.

In synthesizer mode, the overall output jitter performance is less than 0.5 ps-rms (10 k – 20 MHz) or 20 ps-pp (unbound) on output using integer dividers and is between 50 to 220 ps-pp (10 k – 40 MHz) on outputs using fractional dividers depending on the prescaler output frequency.

In jitter cleaner mode, the overall output jitter is less than 2.1 ps-rms (10 k – 20 MHz) or 40 ps-pp on output using integer dividers and is less than 70 ps to 240 ps-pp on outputs using fractional dividers. The CDCM6208V2G is packaged in a small 48-pin 7 mm × 7 mm QFN package.

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート CDCM6208V2G 2:8 Clock Generator, Jitter Cleaner with Fractional Dividers データシート PDF | HTML 2016年 3月 7日
技術記事 How to select an optimal clocking solution for your FPGA-based design 2015年 12月 9日
技術記事 Clocking sampled systems to minimize jitter 2014年 7月 31日
技術記事 Timing is Everything: How to optimize clock distribution in PCIe applications 2014年 3月 28日

設計および開発

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設計ツール

CLOCK-TREE-ARCHITECT

Clock tree architect プログラミング・ソフトウェア

Clock tree architect はクロック・ツリーの合成ツールであり、開発中システムの要件に基づいてクロック・ツリー・ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム・レベルのマルチチップ・クロック供給ソリューションを生成します。
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
パッケージ ピン数 ダウンロード
VQFN (RGZ) 48 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 材料 (内容)
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス・デザインが存在する可能性があります。

サポートとトレーニング

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