SN74LS297
- Digital Design Avoids Analog Compensation Errors
- Easily Cascadable for Higher Order Loops
- Useful Frequency from DC to:
- 50 MHz Typical (K Clock)
- 35 MHz Typical (I/D Clock)
The SN54LS297 and SN74LS297 devices are designed to provide a simple, cost-effective solution to high-accuracy, digital, phase-locked-loop applications. These devices contain all the necessary circuits, with the exception of the divide-by-N counter, to build first order phase-locked loops as described in Figure 1.
Both exclusive-OR (XORPD) and edge-controlled (ECPD) phase detectors are provided for maximum flexibility.
Proper partitioning of the loop function, with many of the building blocks external to the package, makes it easy for the designer to incorporate ripple cancellation or to cascade to higher order phase-locked loops.
The length of the up/down K counter is digitally programmable according to the K counter function table. With A, B, C, and D all low, the K counter is disabled. With A high and B, C, and D low, the K counter is only three stages long, which widens the bandwidth or capture range and shortens the lock time of the loop. When A, B, C, and D are all programmed high, the K counter becomes seventeen stages long, which narrows the bandwidth or capture range and lengthens the lock time. Real-time control of loop bandwidth by manipulating the A through D inputs can maximize the overall performance of the digital phase-locked loop.
The 'LS297 can perform the classic first-order phase-locked loop function without using analog components. The accuracy of the digital phase-locked loop (DPLL) is not affected by VCC and temperature variations, but depends solely on accuracies of the K clock, I/D clock, and loop propagation delays. The I/D clock frequency and the divide-by-N modulos will determine the center frequency of the DPLL. The center frequency is defined by the relationship fc = I/D Clock /2N(Hz).
技術資料
種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
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* | データシート | Digital Phase-Locked-Loop Filters データシート | 1988年 3月 1日 | |||
セレクション・ガイド | Logic Guide (Rev. AB) | 2017年 6月 12日 | ||||
アプリケーション・ノート | Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) | 2015年 12月 2日 | ||||
セレクション・ガイド | ロジック・ガイド (Rev. AA 翻訳版) | 最新英語版 (Rev.AB) | 2014年 11月 6日 | |||
ユーザー・ガイド | LOGIC Pocket Data Book (Rev. B) | 2007年 1月 16日 | ||||
アプリケーション・ノート | Semiconductor Packing Material Electrostatic Discharge (ESD) Protection | 2004年 7月 8日 | ||||
アプリケーション・ノート | TI IBIS File Creation, Validation, and Distribution Processes | 2002年 8月 29日 | ||||
アプリケーション・ノート | Designing With Logic (Rev. C) | 1997年 6月 1日 | ||||
アプリケーション・ノート | Designing with the SN54/74LS123 (Rev. A) | 1997年 3月 1日 | ||||
アプリケーション・ノート | Digital PLL Design Using the SN54/74LS297 (Rev. B) | 1997年 3月 1日 | ||||
アプリケーション・ノート | Input and Output Characteristics of Digital Integrated Circuits | 1996年 10月 1日 | ||||
アプリケーション・ノート | Live Insertion | 1996年 10月 1日 |
設計と開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板
14-24-logic-EVM 評価基板は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。
パッケージ | ピン数 | ダウンロード |
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PDIP (N) | 16 | オプションの表示 |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 材質成分
- 認定試験結果
- 継続的な信頼性モニタ試験結果
- ファブの拠点
- 組み立てを実施した拠点