ADS42JB46
- Dual-Channel ADCs
- 14-Bit Resolution
- Maximum Clock Rate: 160 MSPS
- JESD204B Serial Interface
- Subclass 0, 1, 2 Compliant
- Up to 3.125 Gbps
- Two- and Four-Lane Support
- Analog Input Buffer with High-Impedance
Input - Flexible Input Clock Buffer:
Divide-by-1, -2, and -4 - Differential Full-Scale Input: 2 VPP and 2.5 VPP
(Register Programmable) - Package: 9-mm × 9-mm QFN-64
- Power Dissipation: 679 mW/Ch
- Aperture Jitter: 85 fS rms
- Internal Dither
- Channel Isolation: 100 dB
- Performance:
- fIN = 170 MHz at 2 VPP, –1 dBFS
- SNR: 72.9 dBFS
- SFDR: 90 dBc for HD2, HD3
- SFDR: 100 dBc for Non HD2, HD3
- fIN = 170 MHz at 2.5 VPP, –1 dBFS
- SNR: 74.2 dBFS
- SFDR: 84 dBc for HD2, HD3 and
95 dBc for Non HD2, HD3
- fIN = 170 MHz at 2 VPP, –1 dBFS
The ADS42JB46 is a high-linearity, dual-channel, 14-bit, 160-MSPS, analog-to-digital converter (ADC). This device supports the JESD204B serial interface with data rates up to 3.125 Gbps. The buffered analog input provides uniform input impedance across a wide frequency range while minimizing sample-and-hold glitch energy, thus making driving analog inputs up to very high input frequencies easy. A sampling clock divider allows more flexibility for system clock architecture design. The device employs internal dither algorithms to provide excellent spurious-free dynamic range (SFDR) over a large input frequency range.
기술 자료
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 |
|---|---|---|---|---|---|
| * | 데이터 시트 | ADS42JB46 Dual-Channel, 14-Bit, 160-MSPS Analog-to-Digital Converter datasheet (Rev. B) | PDF | HTML | 2015. 9. 2 | |
| 애플리케이션 노트 | Correcting the Low-Frequency Response of the ADS42LBxx, ADS42JBxx for Time-Domai | 2016. 5. 2 | |||
| 사용 설명서 | TSW14J56 JESD204B High-Speed Data Capture/ Pattern Generator Card User's Guide (Rev. C) | PDF | HTML | 2016. 1. 11 | ||
| 백서 | Ready to make the jump to JESD204B? White Paper (Rev. B) | 2015. 3. 19 | |||
| 사용 설명서 | Interoperability of TI ADS42JB69 Family of JESD204B ADCs with Altera FPGAs | 2013. 10. 4 |
설계 및 개발
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