TI-JESD204-IP
TI 고속 데이터 변환기에 연결된 FPGA용 JESD204 고속 설계 IP
TI-JESD204-IP
개요
JESD204 고속 설계 IP는 FPGA 엔지니어가 JESD204 시스템으로 작동하는 경로를 가속화할 수 있도록 설계 IP는 다운스트림 디지털 처리 및 기타 애플리케이션 로직이 JESD204 프로토콜 대부분의 성능 및 타이밍에 중요한 제약 조건으로부터 격리되는 방식으로 설계되었습니다. IP는 설계자가 펌웨어 개발 시간을 단축하고 FPGA 통합을 쉽게 수행할 수 있도록 지원합니다.
JESD204 고속 설계 IP는 TI 고속 데이터 컨버터와 함께 사용할 수 있도록 로열티 없이 제공됩니다. TI는 특정 FPGA 플랫폼과 TI 데이터 컨버터 JMODE 간에 사용할 수 있도록 맞춤 구성된 초기 링크 구성을 지원합니다. TI는 IP를 테스트 및 배포할 준비가 된 후 보안 다운로드 링크를 통해 제공합니다.
JESD204 고속 설계 IP는 다음 FPGA 제품군을 지원합니다.
- Xilinx® Virtex™ UltraScale™ 및 UltraScale+™
- Xilinx Kintex™ UltraScale 및 UltraScale+
- Xilinx Zynq™ UltraScale+ 및 Zynq UltraScale+(Auto)
- Xilinx Artix™ 7 및 Artix 7 (Auto)
- Xilinx Virtex 7
- Xilinx Kintex 7 및 Kintex 7 (Auto)
- Xilinx Zynq7000 및 Zynq7000 (Auto)
시작하기
JESD204 고속 설계 IP를 시작하려면:
- 1단계: 시스템에 적합한 TI 고속 데이터 컨버터, JESD204 모드, FPGA를 선택합니다.
- 2단계: JESD204 고속 설계 IP를 요청합니다.
특징
- JEDEC JESD204a/b/c 프로토콜과 호환
- 하위 클래스 1 결정 지연 시간 및 다중 장치 동기화 지원
- 지원되는 레인 속도
- 8b/10b 모드에서 최대 16.375Gbps
- 64b/66b 모드에서 최대 20Gbps
- 모든 프로토콜 관련 오류 감지 및 보고 기능 지원
- 통합 전송 레이어는 차선 데이터를 샘플로 변환(HD 모드에서는 지원되지 않음)
- FPGA의 최적화된 로직 및 메모리 풋프린트를 통해 애플리케이션 로직에 대한 리소스를 절약하고, 가능한 한 작고 저렴한 FPGA를 만들 수 있음
- 클록 속도에서 라인 속도에 비동기 데이터 내보내기를 포함하여 새로운 설계 기능을 사용할 수 있음
- 대상 컨버터의 JMODE/LMFS 모드에 최적화된 JESD204 IP의 암호화된 RTL 소스 코드
- FPGA IP/매크로에 대한 구성 파일
- PLL 및 ILA(내부 샘플 캡처용)와 JESD204 IP를 통합하는 레퍼런스 디자인
다운로드
펌웨어
TI204C-IP — Request for JESD204 rapid design IP
지원되는 제품 및 하드웨어
제품
RF 트랜스미터
RF 트랜시버
고속 ADC(≥10 MSPS)
고속 DAC(>10 MSPS)
기술 자료
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| 유형 | 직함 | 최신 영어 버전 다운로드 | 날짜 | ||
|---|---|---|---|---|---|
| 백서 | What to Know About the Differences Between JESD204B and JESD204C | PDF | HTML | 2021. 6. 1 |