ADC34J45
- Quad Channel
- 14-Bit Resolution
- Single 1.8-V Supply
- Flexible Input Clock Buffer with Divide-by-1, -2, -4
- SNR = 72 dBFS, SFDR = 86 dBc at
fIN = 70 MHz - Ultra-Low Power Consumption:
- 203 mW/Ch at 160 MSPS
- Channel Isolation: 105 dB
- Internal Dither
- JESD204B Serial Interface:
- Supports Subclass 0, 1, 2
- Supports One Lane per ADC up to 160 MSPS
- Support for Multi-Chip Synchronization
- Pin-to-Pin Compatible with 12-Bit Version
- Package: VQFN-48 (7 mm × 7 mm)
The ADC34J4x is a high-linearity, ultra-low power, quad-channel, 14-bit, 50-MSPS to 160-MSPS, analog-to-digital converter (ADC). The devices are designed specifically to support demanding, high input frequency signals with large dynamic range requirements. A clock input divider allows more flexibility for system clock architecture design while the SYSREF input enables complete system synchronization. The ADC34J4x family supports serial current-mode logic (CML) and JESD204B interfaces in order to reduce the number of interface lines, thus allowing high system integration density. The JESD204B interface is a serial interface, where the data of each ADC are serialized and output over only one differential pair. An internal phase-locked loop (PLL) multiplies the incoming ADC sampling clock by 20 to derive the bit clock that is used to serialize the 14-bit data from each channel. The ADC34J4x devices support subclass 1 with interface speeds up to 3.2 Gbps.
技術文件
| 重要文件 | 類型 | 標題 | 格式選項 | 下載最新的英文版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 資料表 | ADC34J4x Quad-Channel, 14-Bit, 50-MSPS to 160-MSPS, Analog-to-Digital Converter with a JESD204B Interface datasheet (Rev. B) | PDF | HTML | 2014/11/10 | ||
| Application brief | Time of Flight and LIDAR - Optical Front End Design (Rev. A) | PDF | HTML | 2022/4/29 | |||
| 白皮書 | Minimum Power Specifications for High-Performance ADC Power-Supply Designs | 2016/3/31 | ||||
| 設計指南 | Optical Front-End System Design Guide | 2015/10/26 |
設計與開發
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ADC34J45EVM — ADC34J45 四通道、14 位元、160-MSPS 類比轉數位轉換器評估模組
ADC34J45 EVM 展示了低功耗四路 160Msps 14 位元 ADC 的性能。其中包括 ADC34J45 裝置、LMK04828 JESD204B 計時解決方案及 TI 電壓穩壓器，以提供必要的電壓。ADC 的輸入連接至變壓器輸入，可連接至 50 ohm 單端訊號來源。時鐘參考輸入可透過變壓器輸入提供，並可連接至 50 ohm 單端時鐘來源。板載 LMK04828 可用於產生必要的 JESD204B 時鐘。透過板載 USB 連接和 GUI 提供暫存器存取權。 為了建立完整的評估系統，TI 另提供 TSW14J50 資料擷取卡與 高速資料轉換專業級軟體。
TI204C-IP — Request for JESD204 rapid design IP
JESD204 快速設計 IP 被設計用於幫助 FPGA 工程師快速實現可運作的 JESD204 系統，從而加速開發過程。該 IP 的架構設計使得下游數位處理和其他應用邏輯能夠隔離於 JESD204 通訊協定的大多數性能和時序關鍵約束之外。該 IP 能夠幫助設計人員減少韌體開發時間並簡化 FPGA 的整合。
JESD204 快速設計 IP 無需權利金，用於 TI 高速資料轉換器。TI 將協助使用者配置初始連結，針對特定 FPGA 平台與 TI 資料轉換器 JMODE 之間的使用進行自訂。TI 將在 IP 測試完成並準備部署後，透過安全下載連結提供 IP。
JESD204 快速設計 IP 支援下列 (...)
SLAC667 — ADC3xxx GUI Installer
TIDA-00725 — 高頻寬光學前端參考設計
此參考設計實作並測量了一個完整的 120MHz 高頻寬光學前端，其中包含高速跨阻抗放大器、全差動放大器和帶有 JESD204B 介面的高速 14 位元 160MSPS ADC。 提供硬體和軟體，用於評估系統對內建雷射驅動器和二極體產生的高速光脈衝的響應性能，適用於包括光時域反射測量 (OTDR) 在內的應用。
| 封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
|---|---|---|
| VQFN (RGZ) | 48 | Ultra Librarian |
訂購與品質
建議產品可能具有與此 TI 產品相關的參數、評估模組或參考設計。