JAJSRL6A November   2023  – July 2025 AFE432A3W , AFE532A3W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：電圧出力
    6. 5.6  電気的特性：電流出力
    7. 5.7  電気的特性：コンパレータ モード
    8. 5.8  電気的特性：ADC 入力
    9. 5.9  電気的特性：総則
    10. 5.10 タイミング要件：I2C スタンダード モード
    11. 5.11 タイミング要件：I2C ファスト モード
    12. 5.12 タイミング要件：I2C 高速モード プラス
    13. 5.13 タイミング要件：SPI 書き込み動作
    14. 5.14 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    15. 5.15 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    16. 5.16 タイミング要件：GPIO
    17. 5.17 タイミング図
    18. 5.18 代表的特性：電圧出力
    19. 5.19 代表的特性：電流出力
    20. 5.20 代表的特性：コンパレータ
    21. 5.21 代表的特性：ADC
    22. 5.22 代表的特性：総則
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 スマート アナログ フロント エンド (AFE) アーキテクチャ
      2. 6.3.2 デジタル入力/出力
      3. 6.3.3 不揮発性メモリ (NVM)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 電圧出力モード
        1. 6.4.1.1 基準電圧と DAC 伝達関数
          1. 6.4.1.1.1 内部リファレンス
          2. 6.4.1.1.2 基準電圧としての電源
      2. 6.4.2 電流出力モード
      3. 6.4.3 コンパレータ モード
        1. 6.4.3.1 プログラマブル ヒステリシス コンパレータ
        2. 6.4.3.2 プログラマブル ウィンドウ コンパレータ
      4. 6.4.4 A/D コンバータ (ADC) の特性
      5. 6.4.5 フォルトダンプ モード
      6. 6.4.6 特定用途向けモード
        1. 6.4.6.1 電圧マージン設定とスケーリング
          1. 6.4.6.1.1 ハイ インピーダンス出力および PROTECT 入力
          2. 6.4.6.1.2 プログラマブル スルーレート制御
        2. 6.4.6.2 機能の生成
          1. 6.4.6.2.1 三角波生成
          2. 6.4.6.2.2 のこぎり波生成
          3. 6.4.6.2.3 正弦波形生成
      7. 6.4.7 デバイスのリセットと障害管理
        1. 6.4.7.1 パワーオン リセット (POR)
        2. 6.4.7.2 外部リセット
        3. 6.4.7.3 レジスタ マップ ロック
        4. 6.4.7.4 NVM 巡回冗長検査 (CRC)
          1. 6.4.7.4.1 NVM-CRC-FAIL-USER ビット
          2. 6.4.7.4.2 NVM-CRC-FAIL-INT ビット
      8. 6.4.8 汎用入出力 (GPIO) モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミング モード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
  8. 7 レジスタ マップ
    1. 7.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
    2. 7.2  DAC-0-MARGIN-HIGH レジスタ (アドレス = 0Dh) [リセット = 0000h]
    3. 7.3  DAC-1-MARGIN-HIGH レジスタ (アドレス = 13h) [リセット = 0000h]
    4. 7.4  DAC-2-MARGIN-HIGH レジスタ (アドレス = 01h) [リセット = 0000h]
    5. 7.5  DAC-0-MARGIN-LOW レジスタ (アドレス = 0Eh) [リセット = 0000h]
    6. 7.6  DAC-1-MARGIN-LOW レジスタ (アドレス = 14h) [リセット = 0000h]
    7. 7.7  DAC-2-MARGIN-LOW レジスタ (アドレス = 02h) [リセット = 0000h]
    8. 7.8  DAC-0-GAIN-CONFIG レジスタ (アドレス = 0Fh) [リセット = 0000h]
    9. 7.9  DAC-1-GAIN-CMP-CONFIG レジスタ (アドレス = 15h) [リセット = 0000h]
    10. 7.10 DAC-2-GAIN-CONFIG レジスタ (アドレス = 03h) [リセット = 0000h]
    11. 7.11 DAC-1-CMP-MODE-CONFIG レジスタ (アドレス = 17h) [リセット = 0000h]
    12. 7.12 DAC-0-FUNC-CONFIG レジスタ (アドレス = 12h) [リセット = 0000h]
    13. 7.13 DAC-1-FUNC-CONFIG レジスタ (アドレス = 18h) [リセット = 0000h]
    14. 7.14 DAC-2-FUNC-CONFIG レジスタ (アドレス = 06h) [リセット = 0000h]
    15. 7.15 DAC-0-DATA レジスタ (アドレス = 1Bh) [リセット = 0000h]
    16. 7.16 DAC-1-DATA レジスタ (アドレス = 1Ch) [リセット = 0000h]
    17. 7.17 DAC-2-DATA レジスタ (アドレス = 19h) [リセット = 0000h]
    18. 7.18 ADC-CONFIG-TRIG レジスタ (アドレス = 1Dh) [リセット = 0000h]
    19. 7.19 ADC-DATA レジスタ (アドレス = 1Eh) [リセット = 0001h]
    20. 7.20 COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 0FFFh]
    21. 7.21 COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
    22. 7.22 COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
    23. 7.23 GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 20h、DEVICE-ID、VERSION-ID]
    24. 7.24 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 000Ch]
    25. 7.25 GPIO-CONFIG レジスタ (アドレス = 24h) [リセット = 0000h]
    26. 7.26 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 0000h]
    27. 7.27 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
    28. 7.28 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
    29. 7.29 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
    30. 7.30 BRDCAST-DATA レジスタ (アドレス = 50h) [リセット = 0000h]
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • YBH|16
サーマルパッド・メカニカル・データ
発注情報

5.6 電気的特性：電流出力

すべての最小値および最大値の仕様は –40°C ≤ TA ≤ +125°C、標準仕様は TA = 25°C、3V ≤ VDD ≤ 4.5V、デジタル入力は VDD または AGND (特に記述のない限り)
パラメータ テスト条件 最小値 標準値 最大値 単位
安定動作
分解能 AFE532A3W 10 ビット
AFE432A3W 8
INL 積分非直線性 最小出力電圧ヘッドルームの場合、AFE532A3W -1.25 1.25 LSB
最小出力電圧ヘッドルームの場合、AFE432A3W -1 1
DNL 微分非直線性 -1 1 LSB
オフセット エラー 6 mA
ゲイン誤差 16.6 %FSR
出力
出力範囲(1) IOUT-GAIN = 000b 300 mA
IOUT-GAIN = 001b 220
出力電圧ヘッドルーム(2) 300mA でのソース電流 770 1500 mV
100mA でのソース電流 300 1500
出力のパワーダウン リーケージ DAC チャネル ディスエーブル、内部プルダウン抵抗の両端の電圧 3 mV
電源除去比 (DC) ミッドスケールでの DAC、VDD を 3.5V から 4.5V に変更 0.5 LSB/V
ダイナミック性能
tsett 出力電流セトリング時間 1/4 から 3/4 へのスケール、3/4 から 1/4 へのスケールで 1LSB にセトリング、VDD = 3V、ダイオード負荷 60 μs
1/8 から 3/8 へのスケール、3/8 から 1/8 へのスケールで 1LSB にセトリング、VDD = 4V、誘導性負荷、CL = 470nF 260
オーバーシュート DAC コードを 1/4 スケールから 3/4 スケールに変更、ダイオード負荷 0.7 %
DAC が電源オフ、フルスケール電流がスルーレート設定 32LSB および 4µs ステップで MARGIN-HIGH としてプログラム、DAC が電源オン、直ちにマージン開始の指示、ダイオード負荷 1
DAC が電源オフ、ミッドスケール電流がスルーレート設定 32LSB および 4µs ステップで MARGIN-HIGH としてプログラム、DAC が電源オン、直ちにマージン開始の指示、誘導性負荷 1
ゼロスケールでの DAC、フルスケール電流がスルーレート設定 32LSB および 4µs ステップで MARGIN-HIGH としてプログラム、マージン開始の指示、ダイオード負荷 1
ゼロスケールでの DAC、ミッドスケール電流がスルーレート設定 32LSB および 4µs ステップで MARGIN-HIGH としてプログラム、マージン開始の指示、誘導性負荷、CL = 470nF
 1
フルスケールでの DAC、ゼロスケール電流がスルーレート設定 32LSB および 4µs ステップで MARGIN-LOW としてプログラム、マージン開始の指示、ダイオード負荷 -1
ミッドスケールでの DAC、ゼロスケール電流がスルーレート設定 32LSB および 4µs ステップで MARGIN-LOW としてプログラム、マージン開始の指示、誘導性負荷、CL = 470nF
 -1
Vn 出力ノイズ電流
(ピーク ツー ピーク)		 0.1Hz ～ 10Hz、1/4 スケールでの DAC
、誘導性負荷、CL = 470nF		 50 µAPP
出力ノイズ 密度 f = 1kHz、1/4 スケールでの DAC、
誘導性負荷、CL = 470nF		 159 nA/√Hz
電源除去比 (AC) 電源電圧に重ね合わせた 200mV 50Hz または 60Hz 正弦波、1/4 スケールでの DAC、誘導性負荷、CL = 470nF 1.7 LSB/V
電源
IDD VDD に流れる電流(3) 通常動作、ミッドスケールでの DAC 172 µA
(1) 電気的仕様を満たすために、最小電流範囲のデバイスを使用します。
(2) これらのデバイスには、自動サーマル シャットダウン機能はありません。外部回路は、接合部温度を規定の制限範囲内に維持する必要があります。
(3) VDD に流れる電流には、IOUT ピンに供給される負荷電流またはシンクされる負荷電流は考慮されていません。