JAJSX12 July   2025 AFE53004W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性、電圧出力
    6. 5.6  電気的特性、電流出力
    7. 5.7  電気的特性、コンパレータ モード
    8. 5.8  電気的特性、ADC 入力
    9. 5.9  電気的特性、一般論
    10. 5.10 タイミング要件、I2C 標準モード
    11. 5.11 タイミング要件、I2C 高速モード
    12. 5.12 タイミング要件、I2C 高速モード プラス
    13. 5.13 タイミング要件、SPI 書き込み動作
    14. 5.14 タイミング要件、SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    15. 5.15 タイミング要件、SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    16. 5.16 タイミング要件、GPIO
    17. 5.17 タイミング図
    18. 5.18 代表的特性：電圧出力
    19. 5.19 代表的特性：電流出力
    20. 5.20 代表的特性：ADC
    21. 5.21 代表的特性：コンパレータ
    22. 5.22 代表的特性：総則
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 スマート アナログ フロント エンド コンバーター (AFE) アーキテクチャ
      2. 6.3.2 デジタル入力/出力
      3. 6.3.3 不揮発性メモリ (NVM)
    4. 6.4 デバイスの機能モード
      1. 6.4.1  電圧出力モード
        1. 6.4.1.1 基準電圧と DAC 伝達関数
          1. 6.4.1.1.1 内部リファレンス
          2. 6.4.1.1.2 外部リファレンス
          3. 6.4.1.1.3 基準電圧としての電源
      2. 6.4.2  電流出力モード
      3. 6.4.3  A/D コンバータ (ADC) の特性
      4. 6.4.4  コンパレータ モード
        1. 6.4.4.1 プログラマブル ヒステリシス コンパレータ
        2. 6.4.4.2 プログラマブル ウィンドウ コンパレータ
      5. 6.4.5  プログラマブル スルーレート制御
      6. 6.4.6  フォルトダンプ モード
      7. 6.4.7  ハイ インピーダンス出力および PROTECT 入力
      8. 6.4.8  PMBus 互換モード
      9. 6.4.9  機能の生成
        1. 6.4.9.1 三角波生成
        2. 6.4.9.2 のこぎり波生成
        3. 6.4.9.3 正弦波形生成
      10. 6.4.10 デバイスのリセットと障害管理
        1. 6.4.10.1 パワーオン リセット (POR)
        2. 6.4.10.2 外部リセット
        3. 6.4.10.3 レジスタ マップ ロック
        4. 6.4.10.4 NVM 巡回冗長検査 (CRC)
          1. 6.4.10.4.1 NVM-CRC-FAIL-USER ビット
          2. 6.4.10.4.2 NVM-CRC-FAIL-INT ビット
      11. 6.4.11 パワーダウン モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミング モード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
      3. 6.5.3 汎用入出力 (GPIO) モード
  8. 7 レジスタ マップ
    1. 7.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
    2. 7.2  DAC-X-MARGIN-HIGH レジスタ (アドレス = 01h、07h、0Dh、13h) [リセット = 0000h]
    3. 7.3  DAC-X-MARGIN-LOW レジスタ (アドレス = 02h、08h、0Eh、14h) [リセット = 0000h]
    4. 7.4  DAC-X-VOUT-CMP-CONFIG レジスタ (アドレス = 03h、09h、0Fh、15h) [リセット = 0000h]
    5. 7.5  DAC-X-IOUT-MISC-CONFIG レジスタ (アドレス = 04h、0Ah、10h、16h) [リセット = 0000h]
    6. 7.6  DAC-X-CMP-MODE-CONFIG レジスタ (アドレス = 05h、0Bh、11h、17h) [リセット = 0000h]
    7. 7.7  DAC-X-FUNC-CONFIG レジスタ (アドレス = 06h、0Ch、12h、18h) [リセット = 0000h]
    8. 7.8  DAC-X-DATA レジスタ (アドレス = 19h、1Ah、1Bh、1Ch) [リセット = 0000h]
    9. 7.9  ADC-CONFIG-TRIG レジスタ (アドレス = 1Dh) [リセット = 0000h]
    10. 7.10 ADC-DATA レジスタ (アドレス = 1Eh) [リセット = 0000h]
    11. 7.11 COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 0FFFh]
    12. 7.12 COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
    13. 7.13 COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
    14. 7.14 GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 00h、DEVICE-ID、VERSION-ID]
    15. 7.15 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 0000h]
    16. 7.16 GPIO-CONFIG レジスタ (アドレス = 24h) [リセット = 0000h]
    17. 7.17 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 0000h]
    18. 7.18 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
    19. 7.19 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
    20. 7.20 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
    21. 7.21 DAC-X-DATA-8BIT レジスタ (アドレス = 40h、41h、42h、43h) [リセット = 0000h]
    22. 7.22 BRDCAST-DATA レジスタ (アドレス = 50h) [リセット = 0000h]
    23. 7.23 PMBUS ページ レジスタ[リセット = 0300h]
    24. 7.24 PMBUS-OP-CMD-X レジスタ [リセット = 0000h]
    25. 7.25 PMBUS-CML レジスタ [リセット = 0000h]
    26. 7.26 PMBUS バージョン レジスタ [リセット = 2200h]
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • YBH|16
サーマルパッド・メカニカル・データ
発注情報

6.4.4 コンパレータ モード

すべての AFE チャネルは、電圧出力モードでプログラマブル コンパレータとして構成できます。チャネルのコンパレータ モードを開始するには、それぞれの DAC-X-VOUT-CMP-CONFIG レジスタの CMP-X-EN ビットに 1 を書き込みます。コンパレータの出力は、CMP-X-OD-EN ビットを使用して、プッシュプルまたはオープン ドレインとして構成できます。出力ピンのコンパレータ出力をイネーブルにするには、CMP-X-OUT-EN ビットに 1 を書き込みます。コンパレータの出力を反転するには、CMP-X-INV-EN ビットに 1 を書き込みます。FBx ピンのインピーダンスは有限です。デフォルトでは、FBx ピンはハイインピーダンス モードになっています。FBx ピンの高インピーダンスをディセーブルにするには、CMP-X-HIZ-IN-DIS ビットに 1 を書き込みます。表 6-2に、各種ビット設定に対するピンのコンパレータ出力を示します。

注: ハイ インピーダンス入力モードでは、コンパレータの入力範囲は次のように制限されます。
  • ゲイン = 1x、1.5x、または 2x の場合：VFB ≤ (VREF×ゲイン) / 3
  • ゲイン = 3x、または 4x の場合：VFB ≤ (VREF×ゲイン) / 6
それより高い入力電圧はクリップされます。
表 6-2 コンパレータ出力構成
CMP-X-ENCMP-X-OUT-ENCMP-X-OD-ENCMP-X-INV-ENCMPX-OUT ピン
0XXXコンパレータ ディスエーブル
10XX出力なし
1100プッシュ プル出力
1101プッシュプルと反転出力
1110オープン ドレイン出力
1111オープン ドレインと反転出力

図 6-6に、すべての DAC チャネルをコンパレータとして構成した場合のインターフェイス回路を示します。図 6-7に、プログラマブル コンパレータ動作を示します。表 6-3に示すように、各 DAC-X-CMP-MODE-CONFIG レジスタの CMP-X-MODE ビットを使用して、個々のコンパレータ チャネルをヒステリシスなし、ヒステリシスあり、ウィンドウ コンパレータ モードに構成できます。

AFE53004W AFE63004W コンパレータ インターフェイス図 6-6 コンパレータ インターフェイス
AFE53004W AFE63004W プログラマブル コンパレータ動作図 6-7 プログラマブル コンパレータ動作
表 6-3 コンパレータ モードの選択
CMP-X-MODE のビット フィールドコンパレータの構成
00通常のコンパレータ モード。ヒステリシスまたはウィンドウ動作はありません。
01ヒステリシス コンパレータ モード。DAC-X-MARGIN-HIGH および DAC-X-MARGIN-LOW レジスタは、ヒステリシスを設定します。
10ウィンドウ コンパレータ モード。DAC-X-MARGIN-HIGH および DAC-X-MARGIN-LOW レジスタは、ウィンドウ境界を設定します。
11無効な設定