JAJSOB0 データシート

JAJSOB0E October 2022 – August 2025 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1

PRODUCTION DATA

1
1 特長
2 アプリケーション
3 説明
1. 3.1 機能ブロック図
4 デバイスの比較
1. 4.1 関連製品
5 端子構成および機能
1. 5.1 ピンダイアグラム
  1. 5.1.1 ZCZ ピン配置図
2. 5.2 ピン属性
  1. 12
  2. 13
3. 5.3 信号の説明
  1. 15
  2. 5.3.1 ADC
    1. 17
    2. 18
    3. 19
    4. 20
    5. 21
    6. 5.3.1.1 ADC-CMPSS の信号接続
  3. 5.3.2 ADC_CAL
    1. 24
  4. 5.3.3 ADC VREF
    1. 26
  5. 5.3.4 CPSW
    1. 28
    2. 29
    3. 30
    4. 31
    5. 32
    6. 33
    7. 34
  6. 5.3.5 CPTS
    1. 36
  7. 5.3.6 DAC
    1. 38
  8. 5.3.7 エミュレーションおよびデバッグ
    1. 40
    2. 41
  9. 5.3.8 EPWM
    1. 43
    2. 44
    3. 45
    4. 46
    5. 47
    6. 48
    7. 49
    8. 50
    9. 51
    10. 52
    11. 53
    12. 54
    13. 55
    14. 56
    15. 57
    16. 58
    17. 59
    18. 60
    19. 61
    20. 62
    21. 63
    22. 64
    23. 65
    24. 66
    25. 67
    26. 68
    27. 69
    28. 70
    29. 71
    30. 72
    31. 73
    32. 74
  10. 5.3.9 EQEP
    1. 76
    2. 77
    3. 78
  11. 5.3.10 FSI
    1. 80
    2. 81
    3. 82
    4. 83
    5. 84
    6. 85
    7. 86
    8. 87
  12. 5.3.11 GPIO
    1. 89
  13. 5.3.12 GPMC
    1. 91
  14. 5.3.13 I2C
    1. 93
    2. 94
    3. 95
    4. 96
    5. 97
  15. 5.3.14 LIN
    1. 99
    2. 100
    3. 101
    4. 102
    5. 103
  16. 5.3.15 MCAN
    1. 105
    2. 106
    3. 107
    4. 108
  17. 5.3.16 SPI (MCSPI)
    1. 110
    2. 111
    3. 112
    4. 113
    5. 114
  18. 5.3.17 MMC
    1. 116
  19. 5.3.18 電源
    1. 118
  20. 5.3.19 PRU-ICSS
    1. 120
    2. 121
    3. 122
    4. 123
    5. 124
  21. 5.3.20 QSPI
    1. 126
  22. 5.3.21 予約済みおよび未接続
    1. 128
  23. 5.3.22 SDFM
    1. 130
    2. 131
  24. 5.3.23 システム、その他
    1. 5.3.23.1 ブートモードの構成
      1. 134
    2. 5.3.23.2 クロック
      1. 136
      2. 137
      3. 138
    3. 5.3.23.3 システム
      1. 140
    4. 5.3.23.4 VMON
      1. 142
  25. 5.3.24 UART
    1. 144
    2. 145
    3. 146
    4. 147
    5. 148
    6. 149
  26. 5.3.25 XBAR
    1. 151
4. 5.4 ピン接続要件
6 仕様
7 詳細説明
1. 7.1 概要
2. 7.2 プロセッササブシステム
  1. 7.2.1 Arm Cortex-R5F サブシステム
8 アプリケーション、実装、およびレイアウト
1. 8.1 デバイスの接続およびレイアウトの基礎
9 デバイスおよびドキュメントのサポート
10改訂履歴
11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

ZCZ|324

サーマルパッド・メカニカル・データ

発注情報

6.1 絶対最大定格

動作時接合部温度範囲内 (特に記述のない限り)⁽¹⁾⁽²⁾

パラメータ		最小値	最大値	単位
VDD	1.2V SOC コア電源	-0.5	1.5	V
VDDAR1	1.2V SRAM アレイ電源 1	-0.5	1.5	V
VDDAR2	1.2V SRAM アレイ電源 2	-0.5	1.5	V
VDDAR3	1.2V SRAM アレイ電源 3	-0.5	1.5	V
VDDS18	1.8V IO バイアス電源はバイアス LDO から供給され、基板を経由して配線	-0.5	2.1	V
VDDS33	3.3V IO 電源	-0.5	4.0	V
VDDA18_OSC_PLL	1.8V PLL 用アナログ電源。1.8V アナログ LDO 出力からボードを介して配線	-0.5	2.1	V
VDDA33	アナログ 3.3V 電源	-0.5	4.0	V
VDDA18	1.8V アナログ電源。1.8V アナログ LDO 出力からボードを介して配線	-0.5	2.1	V
IO ピン定常状態電圧	3.3V LVCMOS IO バッファ	-0.3	VDDS33⁽³⁾ + 0.3	V
	3.3V I2C オープンドレイン IO バッファ	-0.3	VDDS33⁽³⁾ + 0.3	V
	XTAL パッド	-0.5	2.1	V
過渡的なオーバーシュートおよびアンダーシュート	その他すべての IO 端子	-0.3	VDDS33 ⁽³⁾＋ 0.2 × VDDS33 ⁽³⁾(信号周期の最大 20% まで)	V
過渡的なオーバーシュートおよびアンダーシュート	XTAL パッド VDDA18_OSC_PLL の 20% (信号周期の最大 20% まで)		0.2 × VDDA18_OSC_PLL	V
ラッチアップ性能クラス II (150°C)	ラッチアップ電流試験性能 (各 IO ピンへの電流パルス注入)		±100	mA
ラッチアップ性能クラス II (150°C)	ラッチアップ過電圧性能 (各 IO ピンへの電圧注入)		±100	mA
出力電流	デジタル出力 (ピンごと)、I_OUT	-20	20	mA
保存温度⁽⁴⁾	T_stg	-55	155	°C

(1) 「絶対最大定格」の範囲外の動作は、デバイスの永続的な損傷の原因となる可能性があります。「絶対最大定格」は、これらの条件において、または「推奨動作条件」に示された値を超える他のいかなる条件でも、本製品が正しく動作することを意味するものではありません。「絶対最大定格」の範囲内であっても「推奨動作条件」の範囲外で使用すると、デバイスが完全に機能しない可能性があり、デバイスの信頼性、機能、性能に影響を及ぼし、デバイスの寿命を縮める可能性があります。

(2) すべての電圧値は、特に記述のない限り、VSS 端子を基準とします。

(3) VDDS33 は、IC の対応する電源ピンの電圧です。

(4) 長期にわたる高温保存または最高温度条件での長時間使用は、デバイスの寿命を縮める可能性があります。詳細については、『半導体および IC パッケージの熱評価基準』アプリケーションレポートを参照してください。