JAJSOB0 データシート

JAJSOB0E October 2022 – August 2025 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1

PRODUCTION DATA

1
1 特長
2 アプリケーション
3 説明
1. 3.1 機能ブロック図
4 デバイスの比較
1. 4.1 関連製品
5 端子構成および機能
1. 5.1 ピンダイアグラム
  1. 5.1.1 ZCZ ピン配置図
2. 5.2 ピン属性
  1. 12
  2. 13
3. 5.3 信号の説明
  1. 15
  2. 5.3.1 ADC
    1. 17
    2. 18
    3. 19
    4. 20
    5. 21
    6. 5.3.1.1 ADC-CMPSS の信号接続
  3. 5.3.2 ADC_CAL
    1. 24
  4. 5.3.3 ADC VREF
    1. 26
  5. 5.3.4 CPSW
    1. 28
    2. 29
    3. 30
    4. 31
    5. 32
    6. 33
    7. 34
  6. 5.3.5 CPTS
    1. 36
  7. 5.3.6 DAC
    1. 38
  8. 5.3.7 エミュレーションおよびデバッグ
    1. 40
    2. 41
  9. 5.3.8 EPWM
    1. 43
    2. 44
    3. 45
    4. 46
    5. 47
    6. 48
    7. 49
    8. 50
    9. 51
    10. 52
    11. 53
    12. 54
    13. 55
    14. 56
    15. 57
    16. 58
    17. 59
    18. 60
    19. 61
    20. 62
    21. 63
    22. 64
    23. 65
    24. 66
    25. 67
    26. 68
    27. 69
    28. 70
    29. 71
    30. 72
    31. 73
    32. 74
  10. 5.3.9 EQEP
    1. 76
    2. 77
    3. 78
  11. 5.3.10 FSI
    1. 80
    2. 81
    3. 82
    4. 83
    5. 84
    6. 85
    7. 86
    8. 87
  12. 5.3.11 GPIO
    1. 89
  13. 5.3.12 GPMC
    1. 91
  14. 5.3.13 I2C
    1. 93
    2. 94
    3. 95
    4. 96
    5. 97
  15. 5.3.14 LIN
    1. 99
    2. 100
    3. 101
    4. 102
    5. 103
  16. 5.3.15 MCAN
    1. 105
    2. 106
    3. 107
    4. 108
  17. 5.3.16 SPI (MCSPI)
    1. 110
    2. 111
    3. 112
    4. 113
    5. 114
  18. 5.3.17 MMC
    1. 116
  19. 5.3.18 電源
    1. 118
  20. 5.3.19 PRU-ICSS
    1. 120
    2. 121
    3. 122
    4. 123
    5. 124
  21. 5.3.20 QSPI
    1. 126
  22. 5.3.21 予約済みおよび未接続
    1. 128
  23. 5.3.22 SDFM
    1. 130
    2. 131
  24. 5.3.23 システム、その他
    1. 5.3.23.1 ブートモードの構成
      1. 134
    2. 5.3.23.2 クロック
      1. 136
      2. 137
      3. 138
    3. 5.3.23.3 システム
      1. 140
    4. 5.3.23.4 VMON
      1. 142
  25. 5.3.24 UART
    1. 144
    2. 145
    3. 146
    4. 147
    5. 148
    6. 149
  26. 5.3.25 XBAR
    1. 151
4. 5.4 ピン接続要件
6 仕様
7 詳細説明
1. 7.1 概要
2. 7.2 プロセッササブシステム
  1. 7.2.1 Arm Cortex-R5F サブシステム
8 アプリケーション、実装、およびレイアウト
1. 8.1 デバイスの接続およびレイアウトの基礎
9 デバイスおよびドキュメントのサポート
10改訂履歴
11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

ZCZ|324

サーマルパッド・メカニカル・データ

発注情報

6.11.5.5.4 FSITX スイッチング特性

番号	パラメータ	説明	最小値	最大値	単位
FSIT1	t_{c(TX_CLK)}	サイクル時間、FSITXn_CLK	16.67		ns
FSIT2	t_{w(TX_CLK)}	パルス幅、FSITXn_CLK Low または FSITXn_CLK HIGH	0.5P⁽¹⁾ – 1	0.5P⁽¹⁾ + 1	ns
FSIT3	td_{(TX_CLK-TX_D)}	遅延時間、FSITXn_Dx は、FSITXn_CLK High または FSITXn_CLK Low になった後に有効	0.25P⁽¹⁾ – 2	0.25P⁽¹⁾ + 2	ns
FSIT4	t_d(TXCLKL)	TX_DLYLINE_CTRL[TXCLK_DLY] ＝31 に設定した場合の FSITXn_CLK の遅延補償	9.95	30	ns
FSIT5	t_{d(TX_D0)}	TX_DLYLINE_CTRL[TXCLK_DLY] ＝31 に設定した場合の FSITXn_D0	9.95	30	ns
FSIT6	t_{d(TX_D1)}	TX_DLYLINE_CTRL[TXCLK_DLY] ＝31 に設定した場合の FSITXn_D1	9.95	30	ns
FSIT7	t_{d(TX_DELAY_ELEMENT)}	FSITXn_CLK、FSITXn_D0 および FSITXn_D1 の各ディレイライン素子の増分遅延	0.3	1	ns
FSIT_TDM1	t_{skew(TX_TDM_CLK-TX_TDM_D)}	FSITXn_TDM_CLK 遅延と FSITXn_TDM_D[0:1] 遅延の間に生じる遅延スキュー	-2.5	2.5	ns
FSIT_TDM2	t_{skew(TX_TDM_CLK-TX_CLK)}	遅延時間、FSITXn_TDM_CLK 入力から FSITXn_CLK 出力	2	12	ns
FSIT_TDM3	t_{skew(TX_TDM_D0-TX_D0)}	遅延時間、FSITXn_TDM_D0 入力から FSITXn_D0 出力	2	12	ns
FSIT_TDM4	t_{skew(TX_TDM_D1-TX_D1)}	遅延時間、FSITXn_TDM_D1 入力から FSITXn_D1 出力	2	12	ns

(1) P = t_{c(TX_CLK)} = FSITX インターフェイスのクロック周期 (単位: ns)。