JAJSLI1 March   2022 LM25143

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 概要 (続き)
  6. 6 デバイス比較表
  7. 7 ピン構成と機能
  8. 8 仕様
    1. 8.1 絶対最大定格
    2. 8.2 ESD 定格
    3. 8.3 推奨動作条件
    4. 8.4 熱に関する情報
    5. 8.5 電気的特性
    6. 8.6 スイッチング特性
    7. 8.7 標準的特性
  9. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1  入力電圧範囲 (VIN)
      2. 9.3.2  高電圧バイアス電源レギュレータ (VCC、VCCX、VDDA)
      3. 9.3.3  イネーブル (EN1、EN2)
      4. 9.3.4  パワー・グッド・モニタ (PG1、PG2)
      5. 9.3.5  スイッチング周波数 (RT)
      6. 9.3.6  クロック同期 (DEMB)
      7. 9.3.7  同期出力 (SYNCOUT)
      8. 9.3.8  スペクトラム拡散周波数変調 (DITH)
      9. 9.3.9  設定可能なソフトスタート (SS1、SS2)
      10. 9.3.10 出力電圧の設定ポイント (FB1、FB2)
      11. 9.3.11 最小制御可能オン時間
      12. 9.3.12 エラー・アンプと PWM コンパレータ (FB1、FB2、COMP1、COMP2)
      13. 9.3.13 スロープ補償
      14. 9.3.14 インダクタ電流センス (CS1、VOUT1、CS2、VOUT2)
        1. 9.3.14.1 シャント電流センシング
        2. 9.3.14.2 インダクタ DCR 電流センシング
      15. 9.3.15 ヒカップ・モード電流制限 (RES)
      16. 9.3.16 ハイサイドおよびローサイド・ゲート・ドライバ (HO1/2、LO1/2、HOL1/2、LOL1/2)
      17. 9.3.17 出力構成 (MODE、FB2)
        1. 9.3.17.1 独立したデュアル出力動作
        2. 9.3.17.2 単一出力インターリーブ動作
        3. 9.3.17.3 単一出力多相動作
    4. 9.4 デバイスの機能モード
      1. 9.4.1 スタンバイ・モード
      2. 9.4.2 ダイオード・エミュレーション・モード
      3. 9.4.3 サーマル・シャットダウン
  10. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
      1. 10.1.1 パワートレイン・コンポーネント
        1. 10.1.1.1 降圧インダクタ
        2. 10.1.1.2 出力コンデンサ
        3. 10.1.1.3 入力コンデンサ
        4. 10.1.1.4 パワー MOSFET
        5. 10.1.1.5 EMI フィルタ
      2. 10.1.2 エラー・アンプと補償
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計 1 演算アプリケーション向け 5V および 3.3V デュアル出力降圧レギュレータ
        1. 10.2.1.1 設計要件
        2. 10.2.1.2 詳細な設計手順
          1. 10.2.1.2.1 WEBENCH® ツールによるカスタム設計
          2. 10.2.1.2.2 Excel クイックスタート・ツールによるカスタム設計
          3. 10.2.1.2.3 インダクタの計算
          4. 10.2.1.2.4 電流検出抵抗
          5. 10.2.1.2.5 出力コンデンサ
          6. 10.2.1.2.6 入力コンデンサ
          7. 10.2.1.2.7 補償部品
        3. 10.2.1.3 アプリケーション曲線
      2. 10.2.2 設計 2 - サーバー・アプリケーション向け 2 相、15A、2.1MHz 単一出力降圧レギュレータ
        1. 10.2.2.1 設計要件
        2. 10.2.2.2 詳細な設計手順
        3. 10.2.2.3 アプリケーション曲線
      3. 10.2.3 設計 3 - ASIC 電力アプリケーション向けの 2 相、50A、300kHz、単一出力降圧レギュレータ
        1. 10.2.3.1 設計要件
        2. 10.2.3.2 詳細な設計手順
        3. 10.2.3.3 アプリケーション曲線
  11. 11電源に関する推奨事項
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
      1. 12.1.1 出力段レイアウト
      2. 12.1.2 ゲート・ドライブ・レイアウト
      3. 12.1.3 PWM コントローラのレイアウト
      4. 12.1.4 熱設計およびレイアウト
      5. 12.1.5 グランド・プレーン設計
    2. 12.2 レイアウト例
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 デバイスのサポート
      1. 13.1.1 サード・パーティ製品に関する免責事項
      2. 13.1.2 開発サポート
        1. 13.1.2.1 WEBENCH® ツールによるカスタム設計
    2. 13.2 ドキュメントのサポート
      1. 13.2.1 関連資料
        1. 13.2.1.1 PCB レイアウトについてのリソース
        2. 13.2.1.2 熱設計についてのリソース
    3. 13.3 ドキュメントの更新通知を受け取る方法
    4. 13.4 サポート・リソース
    5. 13.5 商標
    6. 13.6 静電気放電に関する注意事項
    7. 13.7 用語集
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

10.1.1.2 出力コンデンサ

通常、レギュレータの出力コンデンサ・エネルギーの保存と制御ループ応答の組み合わせは、出力電圧の整合性を動的 (過渡) 許容誤差の仕様範囲内に保つために規定されます。電源管理アプリケーションで出力コンデンサを制限する通常の境界は、限られた中で利用可能な PCB 面積、部品の取付面積とプロファイル、コストによって決まります。コンデンサの寄生 (等価直列抵抗 (ESR) と等価直列インダクタンス (ESL)) は、負荷ステップの振幅とスルーレートが増加するにつれて、レギュレータの負荷過渡応答の形成において優先度がより高くなります。

出力コンデンサ COUT はインダクタのリップル電流をフィルタリングして、ステップ負荷過渡イベントのために電荷を蓄積します。一般的に、セラミック・コンデンサの ESR は非常に低いため、出力電圧リップルとノイズ・スパイクは低減されますが、タンタル・コンデンサと電解コンデンサは過渡負荷イベント用の比較的小さなフットプリントのものでも、バルク容量は非常に大きくなります。

ΔVOUT で示されるピーク・ツー・ピーク出力電圧リップルの静的仕様に基づき、Equation17 で求められる値よりも大きな出力容量を選択します。

Equation17. GUID-F7B2B29C-6047-420A-8C17-91FFE0A698AD-low.gif

図 10-1 は、負荷の上昇遷移時と下降遷移時の関連電流の波形を概念的に表した図です。ここに示すように、インダクタ電流の大信号のスルーレートは、インダクタ電流が負荷過渡に伴い新しい負荷電流レベルに合うように上昇するにつれて制限されます。このスルーレートの制限により、出力コンデンサの電荷の損失はより大きくなります。そのため、負荷の上昇過渡時とその後はできる限り早く電荷を補充する必要があります。同様に、負荷の下降過渡時とその後は、インダクタ電流のスルーレートの制限により出力コンデンサの電荷が増大するため、できる限り早く放電する必要があります。

図 10-1 COUT の電荷の増大と損失を表す負荷過渡応答の図

低出力電圧 (3.3V など) への 12V 入力の標準的なレギュレータ・アプリケーションでは、負荷オフ時の過渡は出力電圧の過渡偏差という点でワーストケースになります。この変換比アプリケーションでは、定常状態のデューティ・サイクルは約 28% で、デューティ・サイクルがゼロに急減したときの大信号のインダクタ電流のスルーレートは約 -VOUT/L です。負荷オン過渡に比べると、インダクタ電流は必要なレベルに遷移するまでにかなり時間がかかります。出力コンデンサの電荷が過剰になると、出力電圧の深刻なオーバーシュートを引き起こします。実際に、出力コンデンサからこの過剰な電荷をできるだけ早く放電するには、負荷ステップに従い、インダクタ電流が公称レベルを下回るようにする必要があります。このシナリオでは、出力容量が大きいほど有利に過剰な電荷を吸収して、電圧のオーバーシュートを最小限に抑えることができます。

このような負荷オフ過渡時に、出力電圧のオーバーシュート (ΔVOVERSHOOT と表記され、出力電流の段階的な減少は ΔIOUT で与えられます) の動的要件に合わせるためには、出力容量を以下の式よりも大きくする必要があります。

Equation18. GUID-C4B37C58-9BF2-4C6A-BB14-6AEEA2C63CBD-low.gif

コンデンサの ESR は、メーカーのデータシートに仕様として明記されているか、またはインピーダンスと周波数曲線の関係によって暗黙的に示されています。種類、サイズ、構造に応じて、電解コンデンサには 5mΩ 以上の非常に大きな ESR と 5nH～20nH の比較的大きな ESL が内蔵されています。PCB パターンは寄生抵抗とインダクタンスにも寄与します。一方、セラミック出力コンデンサはスイッチング周波数における ESR と ESL への寄与が小さく、容量性インピーダンスの成分が優勢です。ただし、セラミック・コンデンサのパッケージと電圧定格によっては、実効容量は印加された DC 電圧と動作温度で大幅に低下することがあります。

Equation17 の ESR の項を無視すると、出力リップルの要件を満たすために必要な最小セラミック容量を簡単に見積もることができます。5V 出力の場合は、1206 または 1210 のフットプリントで 2～4 個の 47μF、10V X7R コンデンサを選ぶのが一般的です。負荷オフ過渡のオーバーシュート要件を満たすために追加容量が必要かどうかを決定するには、Equation18 を使用します。

セラミック・コンデンサと電解コンデンサを混在させて実装することは、化学的性質が異なっていても性能補完が可能なコンデンサを並列に接続する理由になります。各コンデンサの周波数応答は累積的で、各コンデンサは周波数範囲の特定の部分で必要な性能を発揮します。セラミックは、低 ESR と ESL で優れた中域周波数と高周波数のデカップリング特性を実現し、スイッチング周波数の出力リップルを最小限に抑えます。一方、大きなバルク容量を持つ電解デバイスは低周波数でエネルギー保存を行うため、負荷過渡要求に対応します。