JAJSKA9O January   2003  – June 2025 SN74LVC1G3157

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  熱に関する情報
    3. 5.3  ESD 定格
    4. 5.4  推奨動作条件
    5. 5.5  電気的特性
    6. 5.6  スイッチング特性 85C (DBV、DCK)
    7. 5.7  スイッチング特性 125C (DBV、DCK)
    8. 5.8  スイッチング特性 85C (YZP、DSF。DTB。DRY、DRL)
    9. 5.9  スイッチング特性 125C (YZP、DSF。DTB。DRY、DRL)
    10. 5.10 アナログ チャネルの仕様
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
  10. 9 電源に関する推奨事項
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 サポート・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.2.2 詳細な設計手順

この回路の考え方を用いることで、システム設計者は、信号を入力に加える前にコンポーネントまたはサブシステムの電源が立ち上がっていることを確認できます。これは、過電圧耐性のない入力を持つ集積回路に対して有用です。この基本的な考え方では、立ち上がり中の VCC1 電源レールに抵抗分圧回路を使用します。抵抗分圧回路の RC 時定数により、SPDT バス スイッチのセレクト ピンにおける電圧の立ち上がりがさらに遅延します。R1、R2、および C の値を慎重に選定することで、VCC1 が定格電圧に達する前に A から B2 へのパスが確立されるのを防ぎ、デバイスやシステムが電源投入される前に I/O に信号が加わることを防止できます。最小限の所望の遅延を確保するために、設計者は 式 1 を使用して、グランド (0V) から電源電圧の半分 (VCC1/2) への遷移に要する時間を計算する必要があります。

式 1. SN74LVC1G3157

所望の遅延を得るために、Rs および C の値を選定してください。VS が High になると、信号が通過します。