JAJSOW8E November   2007  – January 2024 TPS5430-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成と機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD Ratings
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報 (DDA パッケージ)
    5. 5.5 電気的特性
    6. 5.6 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  発振周波数
      2. 6.3.2  基準電圧
      3. 6.3.3  イネーブル (ENA) と内部スロースタート時間
      4. 6.3.4  低電圧誤動作防止 (UVLO)
      5. 6.3.5  ブースト･キャパシタ (BOOT)
      6. 6.3.6  出力フィードバック (VSENSE) と内部補償
      7. 6.3.7  ボルテージ･フィード･フォワード
      8. 6.3.8  パルス幅変調 (PWM) 制御
      9. 6.3.9  過電流保護
      10. 6.3.10 過電圧保護 (OVP)
      11. 6.3.11 サーマル・シャットダウン
    4. 6.4 デバイスの機能モード
      1. 6.4.1 最小入力電圧付近での動作
      2. 6.4.2 ENA 制御による動作
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 アプリケーション回路、12 V 入力から 5 V 出力へ
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
          1. 7.2.1.2.1 WEBENCH® ツールによるカスタム設計
          2. 7.2.1.2.2 スイッチング周波数
          3. 7.2.1.2.3 入力コンデンサ
          4. 7.2.1.2.4 出力フィルタ部品
            1. 7.2.1.2.4.1 インダクタの選択
            2. 7.2.1.2.4.2 コンデンサの選択
          5. 7.2.1.2.5 出力電圧の設定ポイント
          6. 7.2.1.2.6 ブート･キャパシタ
          7. 7.2.1.2.7 キャッチ ダイオード
          8. 7.2.1.2.8 詳細情報
            1. 7.2.1.2.8.1 出力電圧の制限
            2. 7.2.1.2.8.2 内部補償回路
            3. 7.2.1.2.8.3 熱に関する計算
        3. 7.2.1.3 アプリケーション曲線
      2. 7.2.2 9V～21V 入力、5V 出力のアプリケーション回路
      3. 7.2.3 セラミック出力フィルタ キャパシタを使用する回路
        1. 7.2.3.1 出力フィルタ部品の選択
        2. 7.2.3.2 外部補償回路
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 開発サポート
        1. 8.1.1.1 WEBENCH® ツールによるカスタム設計
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート・リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.4 熱に関する情報 (DDA パッケージ)

熱評価基準(1) TPS5430  単位
DDA (HSOIC)
8 ピン
RθJA 接合部から周囲への熱抵抗 (TPS5430EVM) (2) 45 ℃/W
RθJA 接合部から周囲への熱抵抗 (JESD 51-7) (3)   42.3 ℃/W
RθJC(top) 接合部からケース (上面) への熱抵抗 46 ℃/W
RθJB 接合部から基板への熱抵抗 15 ℃/W
ψJT 接合部から上面への特性パラメータ 5.2 ℃/W
ψJB 接合部から基板への特性パラメータ 15.3 ℃/W
RθJC(bot) 接合部からケース (底面) への熱抵抗 6 ℃/W
(1) 従来と新規の熱評価基準の詳細については、『半導体および IC パッケージの熱評価基準』を参照してください。
(2) 基板レイアウトと追加情報については、『EVM ユーザー ガイド』を参照してください。熱設計情報については、「最大周囲温度」セクションを参照してください。
(3) この表に示す RΘJA の値は他のパッケージとの比較にのみ有効であり、設計目的に使用することはできません。これらの値は JESD 51-7 に従って計算され、4 層 JEDEC 基板上でシミュレーションされています。これらは、実際のアプリケーションで得られた性能を表すものではありません。たとえば、EVM RΘJA = TBD ℃/W です。設計情報については、「最大周囲温度」セクションを参照してください。