図 3-3 で強調表示されている部品は、デバイスの特定のピンの DM ノイズを低減するために必要です。フェライト ビーズ L1、L2、L4、L5 は、システム パターンとデバイス間にハイインピーダンスの経路を形成するため、これらのパターンから離れたノイズを避けることに役立ちます。TMCS112x/3x のローカル領域に伝わる部分では、コンデンサ C3、C4、C7 はローパス フィルタを形成し、デバイスに到達する前にノイズをシャントしてノイズを除去します。

TMCS112x/3x には、VOUT ピンと VREF ピンでサポートできる容量がそれぞれ 4.7nF と 20nF というデータシートの制限があり、これを遵守する必要があることに注意してください。抵抗 R1 は、オプションの絶縁抵抗として機能し、出力ピンの出力インピーダンスを増大させ、4.7nF を超える容量を使用できます (デフォルトでは、単純に VOUT 信号をデバイスから出力するために 0Ω に設定されます)。R1 にゼロ以外の値を実装するときは、注意する必要があります。この場合、デバイスの出力とローパス フィルタを形成し、デバイスの帯域幅が狭くなる可能性があるためです。フィルタ設計も影響を受ける可能性があるため、この部品を使用する場合はモデル化する必要があります。

共振を理由として、抵抗 R2 を配置します。たとえば、周波数 2.62MHz のシステム内でノイズ シグネチャが識別されていると仮定します。測定結果では、この与えられた周波数で TMCS112x/3x の出力ピンに最大 1Vpp のノイズが発生し、これを 200mVpp 未満に低減することが設計目標です。式 1 に示されているように、dB 単位の場合、これは 14dB の減衰と等しくなります。

表 3-1 に、これらの値がまとめられています。

これらのタイプの設計を実現する上で有用となるツールがいくつか存在します。たとえば、Murata (村田製作所) の Sim-Surfing (フィルタ設計ツール) などです。V_OUT ピンのデータシートの制限を確実に満たすため、3.3nF コンデンサを選択し、適切なフェライトを決定しています。部品を選択する際は、図 3-4 および 図 3-5 に示されているようなシミュレーションを実行しています。フェライトとコンデンサは目的の減衰量 -40dB/dec を実現しますが、これらの部品間に共振が形成され、1.24MHz では 40 倍近いゲインが形成されています。この共振が原因で、2.62MHz で目的の減衰量が得られません。

次に、抵抗 R2 をシステムに配置しています。この抵抗は、これらの部品間の共振を減衰させる役割を果たします。図 3-6 および 図 3-7 に、抵抗を実装した状態での再実行シミュレーションが示されています。抵抗を配置すると、応答から共振のピークが除去され、減衰も許容可能な制限内で補正されることが分かります。また、40dB の減衰により、約 150MHz までの応答から追加の高周波成分も除去されます。