JAJAA04A June   2023  – September 2025 AFE11612-SEP , OPA4H199-SEP

 

  1.   1
  2.   概要
  3.   商標
  4. LDMOS および GaN パワー アンプ FET PA の基礎
  5. VGS 補償
  6. シーケンシング
  7. 統合型 PA バイアス ソリューション
  8. GaN PA の負バイアス印加
  9. TDD アプリケーション向けの高速スイッチング
  10. VDRAIN スイッチング回路
  11. 制御されたゲート シーケンス回路
  12. VDRAIN 監視
  13. 10外部負電源監視
  14. 11PA 温度のモニタリング
  15. 12まとめ
  16. 13参考資料
  17. 14改訂履歴

GaN PA の負バイアス印加

AFE11612-SEP は内部に 2.5V リファレンスを備えており、DAC 出力範囲を 0V ~ 5V にスケーリングします。GaN PA は適切にバイアスするために負のゲート電圧を必要とし、ピンチオフ電圧はオン電圧よりも負側になります。DAC 出力は、差動オペアンプ回路を使用することで負電圧にシフトできます。図 5-1の回路例では、放射線耐性を強化したオペアンプ OPA4H199-SEP を使用して、DAC 出力を負範囲にオフセットおよびスケーリングしています。アラーム シャットダウン時に PA を保護するために、差動オペアンプ回路が使用されます。アラーム状態では、DAC は電圧を 0V に駆動します。差動回路は GaN ゲートに最も負の電圧を出力し、GaN PA がオフになることを保証します。

 差動オペアンプ回路図 5-1 差動オペアンプ回路

抵抗値は、目的のオペアンプ出力、VIN、DAC の範囲に基づいて選択されます。以下の式は、抵抗値を選定する際の指針を示します:

式 1. VGS= -VIN× R2R1+DAC×R4R4+R3×R1+R2R1

DAC = 0V の場合:

式 2. VGS(MIN)= -VIN× R2R1

VGS (MIN) は –7.5V に設定され、VIN は 5V に設定されます。

式 3. -7.5V= -5× R2R1
式 4. R2R1=1.5

この比率に従って R2 と R1 の値を選択します。この例では、R1 = 10kΩ、R2 = 15kΩ です。R3 および R4 を計算するには、目標とする最大 DAC 値と VGS 値を使用します。この例では、DAC = 5V、VGS (MAX) = 0V です。

式 5. VGS(MAX)= -VIN× R2R1+DAC×R4R4+R3R1+R2R1
式 6. 0= -5× 15k10k+5×R4R4+R3×10k+15k10k
式 7. 7.5= 12.5×R4R4+R3

この式を下げると、式 8の抵抗比が得られます。

式 8. R4R3=1.5

これは R2/R1 と同じ比率であるため、R3 と R4 にも同じ値を使用します:R3 = 10kΩ および R4 = 15kΩ。図 5-2 に、これらの抵抗値による DAC と VGS 出力の関係を示します。

 差動オペアンプ出力図 5-2 差動オペアンプ出力