JAJS761E November   1994  – March 2025 LMC6061 , LMC6062 , LMC6062-MIL , LMC6064

PRODUCTION DATA  

  1.   1
  2. 1特長
  3. 2アプリケーション
  4. 3説明
  5. 4ピン構成および機能
  6. 5仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報：LMC6061
    5. 5.5 熱に関する情報：LMC6062
    6. 5.6 熱に関する情報：LMC6064
    7. 5.7 電気的特性
    8. 5.8 代表的特性
  7. 6アプリケーションと実装
    1. 6.1 アプリケーション情報
      1. 6.1.1 アンプ トポロジ
      2. 6.1.2 入力容量の補償
      3. 6.1.3 容量性負荷の許容誤差
      4. 6.1.4 ラッチアップ
    2. 6.2 代表的なアプリケーション
      1. 6.2.1 計装アンプ
      2. 6.2.2 低リークのサンプル / ホールド
      3. 6.2.3 1Hz 方形波発振器
    3. 6.3 レイアウト
      1. 6.3.1 レイアウトのガイドライン
        1. 6.3.1.1 高インピーダンス回路のためのプリント基板のレイアウト
      2. 6.3.2 レイアウト例
  8. 7デバイスおよびドキュメントのサポート
    1. 7.1 ドキュメントの更新通知を受け取る方法
    2. 7.2 サポート・リソース
    3. 7.3 商標
    4. 7.4 静電気放電に関する注意事項
    5. 7.5 用語集
  9. 8改訂履歴
  10. 9メカニカル、パッケージ、および注文情報

6.1.4 ラッチアップ

CMOS デバイスは、内部寄生シリコン制御整流器 (SCR) 効果によってラッチアップの影響を受けやすい傾向があります。入力および出力 (I/O) ピンは、SCR のゲートと似た外見をしています。SCR ゲートリードをトリガするのに必要な最小限の電流が存在します。LMC606x は、I/O ピンの 100mA サージ電流に耐えられるように設計されています。抵抗方式を使用して、I/O ピンに過剰な電流が供給されないように静電容量を分離しています。さらに、SCR と同様に、ラッチアップ モードには最小保持電流が存在します。電源ピンへの電流を制限すると、ラッチアップ感受性も抑制されます。