JAJSID0I December   2019  – August 2025 DP83826E , DP83826I

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 モード比較表
  6. 5 ピン構成および機能 (ENHANCED モード)
  7. 6 ピン構成および機能 (BASIC モード)
  8. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 タイミング要件
    7. 7.7 タイミング図
    8. 7.8 代表的特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  オートネゴシエーション (速度 / 二重モード選択)
      2. 8.3.2  Auto-MDIX の解決
      3. 8.3.3  EEE (Energy Efficient Ethernet)
        1. 8.3.3.1 EEE の概要
        2. 8.3.3.2 EEE ネゴシエーション
      4. 8.3.4  802.3az をサポートしていないレガシー MAC のための EEE
      5. 8.3.5  WoL (Wake-on-LAN) パケット検出
        1. 8.3.5.1 マジック パケット構造
        2. 8.3.5.2 マジック パケットの例
        3. 8.3.5.3 Wake-on-LAN の構成と状態
      6. 8.3.6  低消費電力モード
        1. 8.3.6.1 アクティブ スリープ
        2. 8.3.6.2 IEEE パワーダウン
        3. 8.3.6.3 ディープ パワー ダウン状態
      7. 8.3.7  RMII リピータ モード
      8. 8.3.8  クロック出力
      9. 8.3.9  MII (Media Independent Interface)
      10. 8.3.10 RMII (Reduced Media Independent Interface)
      11. 8.3.11 シリアル マネージメント インターフェイス
        1. 8.3.11.1 拡張レジスタ スペース アクセス
        2. 8.3.11.2 書き込みアドレス動作
        3. 8.3.11.3 読み出しアドレス動作
        4. 8.3.11.4 書き込み（ポスト インクリメントなし）動作
        5. 8.3.11.5 読み出し (ポスト インクリメントなし) 動作
        6. 8.3.11.6 書き込み動作の例 (ポスト インクリメントなし)
      12. 8.3.12 100BASE-TX
        1. 8.3.12.1 100BASE-TX トランスミッタ
          1. 8.3.12.1.1 コード グループのコード化と注入
          2. 8.3.12.1.2 スクランブル機能
          3. 8.3.12.1.3 NRZ から NRZI へのエンコーダ
          4. 8.3.12.1.4 バイナリから MLT-3 へのコンバータ
        2. 8.3.12.2 100BASE-TX レシーバ
      13. 8.3.13 10BASE-Te
        1. 8.3.13.1 スケルチ
        2. 8.3.13.2 通常リンク パルスの検出と生成
        3. 8.3.13.3 ジャバー
        4. 8.3.13.4 アクティブ リンクの極性検出と訂正
      14. 8.3.14 ループバック モード
        1. 8.3.14.1 ニアエンド ループバック
        2. 8.3.14.2 MII のループバック
        3. 8.3.14.3 PCS のループバック
        4. 8.3.14.4 デジタル ループバック
        5. 8.3.14.5 アナログ ループバック
        6. 8.3.14.6 ファーエンド (リバース) ループバック
      15. 8.3.15 BIST の構成
      16. 8.3.16 ケーブル診断
        1. 8.3.16.1 時間領域反射計測 (TDR)
      17. 8.3.17 高速リンク ドロップ機能
      18. 8.3.18 LED と GPIO の構成
    4. 8.4 プログラミング
      1. 8.4.1 ハードウェア ブートストラップ構成
        1. 8.4.1.1 ブートストラップ構成 (ENHANCED モード)
        2. 8.4.1.2 ストラップ構成 (BASIC モード)
    5. 8.5 レジスタ マップ
      1. 8.5.1 DP83826 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 ツイストペア インターフェイス (TPI) ネットワーク回路
      2. 9.2.2 トランスに関する推奨事項
      3. 9.2.3 静電容量式 DC ブロッキング
      4. 9.2.4 設計要件
        1. 9.2.4.1 クロック要件
          1. 9.2.4.1.1 発振器
          2. 9.2.4.1.2 水晶振動子
      5. 9.2.5 詳細な設計手順
        1. 9.2.5.1 MII のレイアウト ガイドライン
        2. 9.2.5.2 RMII のレイアウト ガイドライン
        3. 9.2.5.3 MDI のレイアウト ガイドライン
      6. 9.2.6 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 トランスのレイアウト
        4. 9.4.1.4 金属注入
        5. 9.4.1.5 PCB 層スタッキング
          1. 9.4.1.5.1 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.10 RMII (Reduced Media Independent Interface)

DP83826 には、RMII 仕様 v1.2 で規定されている RMII (reduced media-independent interface) が組み込まれています。このインターフェイスの目的は、条項 22 で規定されている IEEE 802.3 の MII の代替として、ピン数を削減することです。アーキテクチャとしては、RMII 仕様は MII の両側に追加の整合レイヤを提供しますが、MII がない場合に実装できます。DP83826 には、次の 2 種類の RMII 動作があります：RMII フォロワ と RMII リーダー。RMII リーダー動作では、DP83826 は、XI ピンに接続された 25MHz CMOS レベル発振器、XI ピンと XO ピンの間に接続された 25MHz 水晶振動子のいずれかで動作します。DP83826 から、基準となる 50MHz 出力クロックを MAC に接続できます。RMII フォロワ動作では、DP83826 は XI ピンに接続された 50MHz CMOS レベル発振器で動作し、MAC と同じクロックを共有します。または、RMII フォロワ モードでは、ホスト MAC から供給される 50MHz クロックを使用して PHY を動作させることもできます。

RMII 仕様には、次の特性があります。

  • 100BASE-TX および 10BASE-Te のサポート
  • MAC から PHY (または外部ソース) に供給される単一のクロック リファレンス
  • 独立した 2 ビット幅の送受信データ パスを提供
  • MII インターフェイスと同じレベルの CMOS 信号レベルを使用

このモードでは、送信パスと受信パスの両方の内部 50MHz 基準クロックを使用し、データ転送はクロック サイクルごとに 2 ビットです。

RMII 信号の概要は以下の通りです。

表 8-2 RMII 信号
機能 ピン
受信データ ライン TX_D[1:0]
送信データ ライン RX_D[1:0]
受信制御信号 TX_EN
送信制御信号 CRS_DV
DP83826E DP83826I 外部 50MHz CMOS レベル発振器を用いた RMII フォロワ信号方式 図 8-5 外部 50MHz CMOS レベル発振器を用いた RMII フォロワ信号方式
DP83826E DP83826I MAC からの 50MHz クロックを用いた RMII フォロワ信号方式 図 8-6 MAC からの 50MHz クロックを用いた RMII フォロワ信号方式
DP83826E DP83826I RMII リーダー信号 図 8-7 RMII リーダー信号

TX_D[1:0] のデータは、RMII リーダー モードとフォロワ モードでは、50MHz クロックを基準にして PHY でラッチされます。RX_D[1:0] のデータは、50MHz クロックを基準として提供されます。

また、CRX_DV は RX_DV 信号として構成できます。これにより、受信データを簡単に回復でき、RX_DV を CRS_DV 表示から分離する必要もありません。