JAJSID0 データシート

JAJSID0I December 2019 – August 2025 DP83826E , DP83826I

PRODUCTION DATA

8.1 概要

DP83826 は、IEEE802.3 10BASE-Te および 100BASE-TX 規格に準拠したシングルポートの物理層トランシーバです。DP83826 は、厳格な産業用フィールドバスアプリケーションのニーズを満たすように設計されており、非常に低いレイテンシ、レイテンシの確定的な変動 (リセット、電源サイクル全体)、XI と TX_CLK 間の固定位相、低消費電力、高速リンクアップを実現するハードウェアブートストラップを使用した構成を提供します。このデバイスは、MAC (媒体アクセス制御) に直接接続するための標準の MII および RMII (リーダーモードおよびフォロワモード) をサポートしています。このデバイス専用の CLKOUT ピンを使用して、システム上の他のモジュールをクロック駆動できます。さらに、PWRDN ピンはパワーオンリセット (POR) から DP83826 のリンクアップを制御し、DP83826 の非同期パワーアップおよびホスト SoC (システムオンチップ) または FPGA (フィールドプログラマブルゲートアレイ) コントローラの設計に有用です。

デバイスは 3.3V 単一電源で動作し、LDO を内蔵しているので、内部ブロックに必要な電圧レールを供給できます。デバイスは 3.3V または 1.8V の I/O 電圧インターフェイスに対応できるため、DP83826 は単一電源 PHY として動作できます。DP83826 内の自動電源構成により、追加の構成設定を必要とせずに、VDDIO 電源を自由に組み合わせて使用できます。

DP83826 では、ミックスドシグナル処理を使用してイコライゼーション、データの回復、および誤り訂正が行われるため、ケーブル長が 150m 以上の CAT5e ツイストペア配線で信頼性の高い動作を実現できます。

DP83826 は、パワーアップシーケンス時にハードウェアブートストラップを使用して、2 つのモードを選択できます。

BASIC モード
ENHANCED モード

BASIC モードは、標準イーサネットアプリケーションに必要なすべての機能を提供します。また、現在の多くのアプリケーションで使用されている一般的なピン配置の構成を使用しているので、既存のプラットフォームでの評価とテストを簡素化できます。DP83826 を使用すれば、MAC と MDI 終端を内蔵しているため、ボードの設計を効率化できます。必要なすべてのクロック出力は、25MHz 外部水晶振動子または発振器入力を備えた単一の PLL から生成されます。

注: 一般的な標準イーサネットピン配置を使用する既存のシステムで、DP83826 BASIC モードを使用する手順のステップ -バイステップアプローチについては、SNLA338 を参照してください。

ENHANCED モードには、BASIC モードで説明されているすべての動作モードが含まれていますが、ピンを変更することで追加の機能が可能になります。ENHANCED モードの DP83826 は、標準イーサネットアプリケーションに加えてイーサネットフィールドバスアプリケーションでも使用できます。機能には以下が含まれます：

専用基準クロック出力：CLKOUT (ピン 31) を使用すると、システム全体を同期して、レイテンシを短縮できます (MAC での FIFO の減少)。このクロックは POR で有効化され、リセットを通して使用可能に維持されます。この機能により、他の PHY およびボード上のホスト SoC/FPGA 用の専用クロックの必要性も低下します。
専用 HW ストラップで強制モード、MDI、MDIX を使用することで、POR およびリセットからの高速リンクアップが実現します。
IEEE パワーダウンピン：PWRDN (ピン 21) は、DP83826 の非同期パワーアップとホスト SoC/FPGA 制御に有用で、この専用ピンを介して DP83826 リンクアップを引き続き管理できます。
MAC インターフェイスピン以外の PHY アドレスハードウェアブートストラップにより、MII および RMII MAC インターフェイスピンのシグナルインテグリティが向上します。

両方のモードのピンマッピングについては、セクション セクション 5 および セクション 6 を参照してください。

両方のモードのハードウェアブートストラップの構成については、セクション セクション 8.4.1.1 および セクション 8.4.1.2 を参照してください。