JAJSQZ4 データシート

JAJSQZ4C March 2023 – January 2025 AM62A1-Q1 , AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1

PRODUCTION DATA

1
1 特長
2 アプリケーション
3 概要
1. 3.1 機能ブロック図
4 デバイスの比較
1. 4.1 関連製品
5 端子構成および機能
1. 5.1 ピン配置図
2. 5.2 ピン属性
  1. 11
  2. 12
3. 5.3 信号の説明
  1. 14
  2. 5.3.1 CPSW3G
    1. 5.3.1.1 メインドメイン
      1. 17
      2. 18
      3. 19
      4. 20
  3. 5.3.2 CPTS
    1. 5.3.2.1 メインドメイン
      1. 23
  4. 5.3.3 CSI-2
    1. 5.3.3.1 メインドメイン
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 メインドメイン
      1. 29
  6. 5.3.5 DSS
    1. 5.3.5.1 メインドメイン
      1. 32
  7. 5.3.6 ECAP
    1. 5.3.6.1 メインドメイン
      1. 35
      2. 36
      3. 37
  8. 5.3.7 エミュレーションおよびデバッグ
    1. 5.3.7.1 メインドメイン
      1. 40
    2. 5.3.7.2 MCU ドメイン
      1. 42
  9. 5.3.8 EPWM
    1. 5.3.8.1 メインドメイン
      1. 45
      2. 46
      3. 47
      4. 48
  10. 5.3.9 EQEP
    1. 5.3.9.1 メインドメイン
      1. 51
      2. 52
      3. 53
  11. 5.3.10 GPIO
    1. 5.3.10.1 メインドメイン
      1. 56
      2. 57
    2. 5.3.10.2 MCU ドメイン
      1. 59
  12. 5.3.11 GPMC
    1. 5.3.11.1 メインドメイン
      1. 62
  13. 5.3.12 I2C
    1. 5.3.12.1 メインドメイン
      1. 65
      2. 66
      3. 67
      4. 68
    2. 5.3.12.2 MCU ドメイン
      1. 70
    3. 5.3.12.3 WKUP ドメイン
      1. 72
  14. 5.3.13 MCAN
    1. 5.3.13.1 メインドメイン
      1. 75
    2. 5.3.13.2 MCU ドメイン
      1. 77
      2. 78
  15. 5.3.14 MCASP
    1. 5.3.14.1 メインドメイン
      1. 81
      2. 82
      3. 83
  16. 5.3.15 MCSPI
    1. 5.3.15.1 メインドメイン
      1. 86
      2. 87
      3. 88
    2. 5.3.15.2 MCU ドメイン
      1. 90
      2. 91
  17. 5.3.16 MDIO
    1. 5.3.16.1 メインドメイン
      1. 94
  18. 5.3.17 MMC
    1. 5.3.17.1 メインドメイン
      1. 97
      2. 98
      3. 99
  19. 5.3.18 OSPI
    1. 5.3.18.1 メインドメイン
      1. 102
  20. 5.3.19 電源
    1. 104
  21. 5.3.20 予約済み
    1. 106
  22. 5.3.21 システム、その他
    1. 5.3.21.1 ブートモードの構成
      1. 5.3.21.1.1 メインドメイン
        
        110
    2. 5.3.21.2 クロック
      1. 5.3.21.2.1 MCU ドメイン
        
        113
      2. 5.3.21.2.2 WKUP ドメイン
        
        115
    3. 5.3.21.3 システム
      1. 5.3.21.3.1 メインドメイン
        
        118
      2. 5.3.21.3.2 MCU ドメイン
        
        120
      3. 5.3.21.3.3 WKUP ドメイン
        
        122
    4. 5.3.21.4 VMON
      1. 124
  23. 5.3.22 TIMER
    1. 5.3.22.1 メインドメイン
      1. 127
    2. 5.3.22.2 MCU ドメイン
      1. 129
    3. 5.3.22.3 WKUP ドメイン
      1. 131
  24. 5.3.23 UART
    1. 5.3.23.1 メインドメイン
      1. 134
      2. 135
      3. 136
      4. 137
      5. 138
      6. 139
      7. 140
    2. 5.3.23.2 MCU ドメイン
      1. 142
    3. 5.3.23.3 WKUP ドメイン
      1. 144
  25. 5.3.24 USB
    1. 5.3.24.1 メインドメイン
      1. 147
      2. 148
4. 5.4 ピン接続要件
6 仕様
7 詳細説明
8 アプリケーション、実装、およびレイアウト
9 デバイスおよびドキュメントのサポート
10改訂履歴
11メカニカル、パッケージ、および注文情報
1. 11.1 パッケージ情報

6.6 動作性能ポイント

表 6-1 は各デバイスの速度グレードに対するクロックの最大動作周波数を定義し、表 6-2 はデバイスサブシステムとコアクロックに対して唯一の有効な動作性能ポイント (OPP) を定義します。

表 6-1 デバイス速度グレード

速度グレード	VDD_CORE (V)⁽¹⁾	最大動作周波数 (MHz)									最大遷移レート (MT/s)⁽²⁾
速度グレード	VDD_CORE (V)⁽¹⁾	A53SS (Cortex-A53x)	C7x	メイン SYSCLK	MCU R5F / SYSCLK	デバイスマネージャ R5F / CLK	HSM	VPAC	VENC / VDEC	MJPEG	LPDDR4
M	0.75/0.85	800	500	500	800 / 400	800 / 400	400	375	400	250	3200
N	0.75	800	850	500	800 / 400	800 / 400	400	375	400	250	3200
N	0.85	800	1000	500	800 / 400	800 / 400	400	375	400	250	3200
O	0.75/0.85	1000	500	500	800 / 400	800 / 400	400	375	400	250	3200
P	0.75/0.85	1000	500	500	800 / 400	800 / 400	400	375	400	250	3733
Q	0.75	1000	850	500	800 / 400	800 / 400	400	375	400	250	3200
Q	0.85	1000	1000	500	800 / 400	800 / 400	400	375	400	250	3200
R	0.75	1000	850	500	800 / 400	800 / 400	400	375	400	250	3733
R	0.85	1000	1000	500	800 / 400	800 / 400	400	375	400	250	3733
S	0.75	1250	500	500	800 / 400	800 / 400	400	375	400	250	3200
S	0.85	1400	500	500	800 / 400	800 / 400	400	375	400	250	3200
T	0.75	1250	500	500	800 / 400	800 / 400	400	375	400	250	3733
T	0.85	1400	500	500	800 / 400	800 / 400	400	375	400	250	3733
U	0.75	1250	850	500	800 / 400	800 / 400	400	375	400	250	3200
U	0.85	1400	1000	500	800 / 400	800 / 400	400	375	400	250	3200
V	0.75	1250	850	500	800 / 400	800 / 400	400	375	400	250	3733
V	0.85	1400	1000	500	800 / 400	800 / 400	400	375	400	250	3733

(1) 公称動作電圧 (「推奨動作条件」を参照)。

(2) 最大 DDR 周波数は、システムで使用されている特定のメモリタイプ (ベンダ) と PCB 実装に基づいて制限されます。最大 DDR 周波数を実現するための適切な PCB 実装については、『DDR 基板の設計およびレイアウトのガイドライン』を参照してください。

表 6-2 デバイスの動作性能ポイント

OPP	A53SS⁽¹⁾	C7x	固定動作周波数オプション (MHz)⁽²⁾							MT/s⁽³⁾
OPP	A53SS⁽¹⁾	C7x	メイン SYSCLK	MCU R5F / SYSCLK	デバイスマネージャ R5F / CLK	HSM	VPAC	VENC / VDEC	MJPEG	LPDDR4
High	ARM0 PLL バイパスから速度グレード最大値まで	C7x PLL バイパスから速度グレード最大値まで	500	800 / 400	800 / 400	400	187.5、または 375	400、 200、または 100	250	DDR PLL バイパス⁽⁴⁾ から速度グレード最大値まで
Low	ARM0 PLL バイパスから速度グレード最大値まで	C7x PLL バイパスから速度グレード最大値まで	250	400 / 200	400 / 133	133	187.5、または 375	400、 200、または 100	250	DDR PLL バイパス⁽⁴⁾ から速度グレード最大値まで

(1) デフォルトの動作周波数。ブート時にソフトウェアで設定されます。ブート後の動的周波数スケーリングがサポートされます。

(2) 固定動作周波数。ブート時にソフトウェアで設定されます。

(3) 最大 DDR 周波数は、システムで使用されている特定のメモリタイプ (ベンダ) と PCB 実装に基づいて制限されます。最大 DDR 周波数を実現するための適切な PCB 実装については、『DDR 基板の設計およびレイアウトのガイドライン』を参照してください。

(4) DDR0_CK0 と DDR0_CK0_n のソースとなる DDR PLL 出力は、通常は周波数単位で定義されます。したがって、バイパスモードで動作している場合、「DDR PLL バイパス」トランザクションレートは DDR PLL 出力周波数の 2 倍になります。