JAJSV07C June   2024  – August 2026 TDA4APE-Q1 , TDA4VPE-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      11
      2.      12
    3. 5.3 信号の説明
      1.      14
      2. 5.3.1  ADC
        1. 5.3.1.1 MCU ドメイン
          1.        17
          2.        18
          3.        19
      3. 5.3.2  CPSW2G
        1. 5.3.2.1 メイン ドメイン
          1.        22
        2. 5.3.2.2 MCU ドメイン
          1.        24
      4. 5.3.3  CPTS
        1. 5.3.3.1 メイン ドメイン
          1.        27
        2. 5.3.3.2 MCU ドメイン
          1.        29
      5. 5.3.4  CSI
        1. 5.3.4.1 メイン ドメイン
          1.        32
          2.        33
          3.        34
      6. 5.3.5  DDRSS
        1. 5.3.5.1 メイン ドメイン
          1.        37
          2.        38
      7. 5.3.6  ディスプレイ ポート
        1. 5.3.6.1 メイン ドメイン
          1.        41
      8. 5.3.7  DMTIMER
        1. 5.3.7.1 メイン ドメイン
          1.        44
        2. 5.3.7.2 MCU ドメイン
          1.        46
      9. 5.3.8  DSI
        1. 5.3.8.1 メイン ドメイン
          1.        49
          2.        50
      10. 5.3.9  DSS
        1. 5.3.9.1 メイン ドメイン
          1.        53
      11. 5.3.10 ECAP
        1. 5.3.10.1 メイン ドメイン
          1.        56
          2.        57
          3.        58
      12. 5.3.11 EPWM
        1. 5.3.11.1 メイン ドメイン
          1.        61
          2.        62
          3.        63
          4.        64
          5.        65
          6.        66
          7.        67
      13. 5.3.12 EQEP
        1. 5.3.12.1 メイン ドメイン
          1.        70
          2.        71
          3.        72
      14. 5.3.13 GPIO
        1. 5.3.13.1 メイン ドメイン
          1.        75
        2. 5.3.13.2 WKUP ドメイン
          1.        77
      15. 5.3.14 GPMC
        1. 5.3.14.1 メイン ドメイン
          1.        80
      16. 5.3.15 HYPERBUS
        1. 5.3.15.1 MCU ドメイン
          1.        83
      17. 5.3.16 I2C
        1. 5.3.16.1 メイン ドメイン
          1.        86
          2.        87
          3.        88
          4.        89
          5.        90
          6.        91
          7.        92
        2. 5.3.16.2 MCU ドメイン
          1.        94
          2.        95
        3. 5.3.16.3 WKUP ドメイン
          1.        97
      18. 5.3.17 I3C
        1. 5.3.17.1 MCU ドメイン
          1.        100
      19. 5.3.18 MCAN
        1. 5.3.18.1 メイン ドメイン
          1.        103
          2.        104
          3.        105
          4.        106
          5.        107
          6.        108
          7.        109
          8.        110
          9.        111
          10.        112
          11.        113
          12.        114
          13.        115
          14.        116
          15.        117
          16.        118
          17.        119
          18.        120
        2. 5.3.18.2 MCU ドメイン
          1.        122
          2.        123
      20. 5.3.19 MCASP
        1. 5.3.19.1 メイン ドメイン
          1.        126
          2.        127
          3.        128
          4.        129
          5.        130
      21. 5.3.20 MCSPI
        1. 5.3.20.1 メイン ドメイン
          1.        133
          2.        134
          3.        135
          4.        136
          5.        137
          6.        138
          7.        139
        2. 5.3.20.2 MCU ドメイン
          1.        141
          2.        142
      22. 5.3.21 MDIO
        1. 5.3.21.1 メイン ドメイン
          1.        145
          2.        146
        2. 5.3.21.2 MCU ドメイン
          1.        148
      23. 5.3.22 MMC
        1. 5.3.22.1 メイン ドメイン
          1.        151
          2.        152
      24. 5.3.23 OSPI
        1. 5.3.23.1 MCU ドメイン
          1.        155
          2.        156
      25. 5.3.24 PCIE
        1. 5.3.24.1 メイン ドメイン
          1.        159
      26. 5.3.25 SERDES
        1. 5.3.25.1 メイン ドメイン
          1.        162
          2.        163
          3.        164
      27. 5.3.26 SGMII
        1. 5.3.26.1 メイン ドメイン
          1.        167
      28. 5.3.27 UART
        1. 5.3.27.1 メイン ドメイン
          1.        170
          2.        171
          3.        172
          4.        173
          5.        174
          6.        175
          7.        176
          8.        177
          9.        178
          10.        179
        2. 5.3.27.2 MCU ドメイン
          1.        181
        3. 5.3.27.3 WKUP ドメイン
          1.        183
      29. 5.3.28 UFS
        1. 5.3.28.1 メイン ドメイン
          1.        186
      30. 5.3.29 USB
        1. 5.3.29.1 メイン ドメイン
          1.        189
      31. 5.3.30 エミュレーションおよびデバッグ
        1. 5.3.30.1 メイン ドメイン
          1.        192
          2.        193
      32. 5.3.31 システム、その他
        1. 5.3.31.1 ブート モードの構成
          1.        196
        2. 5.3.31.2 クロック
          1.        198
          2.        199
        3. 5.3.31.3 EFUSE
          1.        201
        4. 5.3.31.4 システム
          1.        203
          2.        204
        5. 5.3.31.5 VMON
          1.        206
      33. 5.3.32 電源
        1.       208
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  パワー オン時間 (POH) の制限
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  電気的特性
      1. 6.6.1  I2C オープン ドレイン フェイルセーフ (I2C OD FS) の電気的特性
      2. 6.6.2  フェイルセーフ リセット (FS Reset) の電気的特性
      3. 6.6.3  HFOSC/LFOSC の電気的特性
      4. 6.6.4  eMMCPHY の電気的特性
      5. 6.6.5  SDIO の電気的特性
      6. 6.6.6  CSI2/DSI D-PHY の電気的特性
      7. 6.6.7  ADC12B の電気的特性
      8. 6.6.8  LVCMOS の電気的特性
      9. 6.6.9  USB2PHY の電気的特性
      10. 6.6.10 SerDes 2-L-PHY/4-L-PHY の電気的特性
      11. 6.6.11 UFS M-PHY の電気的特性
      12. 6.6.12 eDP/DP AUX-PHY の電気的特性
      13. 6.6.13 DDR0 の電気的特性
    7. 6.7  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.7.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.7.2 ハードウェア要件
      3. 6.7.3 プログラミング シーケンス
      4. 6.7.4 ハードウェア保証への影響
    8. 6.8  熱抵抗特性
      1. 6.8.1 AND パッケージの熱抵抗特性
    9. 6.9  温度センサの特性
    10. 6.10 タイミングおよびスイッチング特性
      1. 6.10.1 タイミング パラメータおよび情報
      2. 6.10.2 電源シーケンス
        1. 6.10.2.1  電源スルーレートの要件
        2. 6.10.2.2  MCU およびメイン ドメインの結合パワーアップ シーケンシング
        3. 6.10.2.3  MCU とメイン ドメインの結合パワーダウン シーケンス - オプション 1
        4. 6.10.2.4  MCU とメイン ドメインの結合パワーダウン シーケンス - オプション 2
        5. 6.10.2.5  MCU およびメイン ドメインの分離パワーアップ シーケンシング
        6. 6.10.2.6  MCU およびメイン ドメインの分離パワーダウン シーケンス - オプション 1
        7. 6.10.2.7  MCU およびメイン ドメインの分離パワーダウン シーケンス - オプション 2
        8. 6.10.2.8  独立した MCU およびメイン ドメイン、MCUのみ状態への移行および復帰シーケンス
        9. 6.10.2.9  独立した MCU およびメイン ドメイン、DDR 保持状態への移行および復帰
        10. 6.10.2.10 独立した MCU とメイン ドメイン、GPIO 保持への移行および復帰シーケンス
      3. 6.10.3 システムのタイミング
        1. 6.10.3.1 リセット タイミング
        2. 6.10.3.2 安全信号タイミング
        3. 6.10.3.3 クロックのタイミング
      4. 6.10.4 クロック仕様
        1. 6.10.4.1 入力および出力クロック / 発振器
          1. 6.10.4.1.1 WKUP_OSC0 内部発振器クロック ソース
            1. 6.10.4.1.1.1 負荷容量
            2. 6.10.4.1.1.2 シャント容量
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS デジタル クロック ソース
          3. 6.10.4.1.3 補助 OSC1 内部発振器クロック ソース
            1. 6.10.4.1.3.1 負荷容量
            2. 6.10.4.1.3.2 シャント容量
          4. 6.10.4.1.4 補助 OSC1 LVCMOS デジタル クロック ソース
          5. 6.10.4.1.5 補助 OSC1 未使用
        2. 6.10.4.2 出力クロック
        3. 6.10.4.3 PLL
        4. 6.10.4.4 モジュールおよびペリフェラル クロックの周波数
      5. 6.10.5 ペリフェラル
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK のタイミング要件
          2. 6.10.5.1.2 ATL_AWS[x] のタイミング要件
          3. 6.10.5.1.3 ATL_BWS[x] のタイミング要件
          4. 6.10.5.1.4 ATCLK[x] のスイッチング特性
        2. 6.10.5.2  CPSW2G
          1. 6.10.5.2.1 CPSW2G MDIO インターフェイスのタイミング
          2. 6.10.5.2.2 CPSW2G RMII のタイミング
            1. 6.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK のタイミング要件 – RMII モード
            2. 6.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RX_ER のタイミング要件 – RMII モード
            3. 6.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0]、RMII[x]_TX_EN のスイッチング特性 – RMII モード
          3. 6.10.5.2.3 CPSW2G RGMII のタイミング
            1. 6.10.5.2.3.1 RGMII[x]_RXC のタイミング要件 – RGMII モード
            2. 6.10.5.2.3.2 RGMII[x]_RD[3:0]、 RGMII[x]_RCTL の CPSW2G タイミング要件 – RGMII モード
            3. 6.10.5.2.3.3 CPSW2G RGMII[x]_TXC のスイッチング特性 – RGMII モード
            4. 6.10.5.2.3.4 RGMII[x]_TD[3:0]、 RGMII[x]_TX_CTL のスイッチング特性 – RGMII モード
        3. 6.10.5.3  CSI-2
        4. 6.10.5.4  DDRSS
        5. 6.10.5.5  DSS
        6. 6.10.5.6  eCAP
          1. 6.10.5.6.1 eCAP のタイミング要件
          2. 6.10.5.6.2 eCAP のスイッチング特性
        7. 6.10.5.7  EPWM
          1. 6.10.5.7.1 eHRPWM のタイミング要件
          2. 6.10.5.7.2 eHRPWM のスイッチング特性
        8. 6.10.5.8  eQEP
          1. 6.10.5.8.1 eQEP のタイミング要件
          2. 6.10.5.8.2 eQEP のスイッチング特性
        9. 6.10.5.9  GPIO
          1. 6.10.5.9.1 GPIO のタイミング要件
          2. 6.10.5.9.2 GPIO スイッチング特性
        10. 6.10.5.10 GPMC
          1. 6.10.5.10.1 GPMC および NOR フラッシュ — 同期モード
            1. 6.10.5.10.1.1 GPMC および NOR フラッシュのタイミング要件 — 同期モード
            2. 6.10.5.10.1.2 GPMC および NOR フラッシュのスイッチング特性 - 同期モード
          2. 6.10.5.10.2 GPMC および NOR フラッシュ — 非同期モード
            1. 6.10.5.10.2.1 GPMC および NOR フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.10.2.2 GPMC および NOR フラッシュのスイッチング特性 – 非同期モード
          3. 6.10.5.10.3 GPMC および NAND フラッシュ — 非同期モード
            1. 6.10.5.10.3.1 GPMC および NAND フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.10.3.2 GPMC および NAND フラッシュのスイッチング特性 – 非同期モード
          4. 6.10.5.10.4 GPMC0 IOSET
        11. 6.10.5.11 HyperBus
          1. 6.10.5.11.1 HyperBus のタイミング要件
          2. 6.10.5.11.2 HyperBus 166 MHz のスイッチング特性
          3. 6.10.5.11.3 HyperBus 100 MHz のスイッチング特性
        12. 6.10.5.12 I2C
        13. 6.10.5.13 I3C
        14. 6.10.5.14 MCAN
        15. 6.10.5.15 MCASP
        16. 6.10.5.16 MCSPI
          1. 6.10.5.16.1 MCSPI — コントローラ モード
          2. 6.10.5.16.2 MCSPI — ペリフェラル モード
        17. 6.10.5.17 MMCSD
          1. 6.10.5.17.1 MMC0 - eMMC インターフェイス
            1. 6.10.5.17.1.1 レガシー SDR モード
            2. 6.10.5.17.1.2 高速 SDR モード
            3. 6.10.5.17.1.3 高速 DDR モード
            4. 6.10.5.17.1.4 HS200 モード
            5. 6.10.5.17.1.5 HS400 モード
          2. 6.10.5.17.2 MMC1 - SD/SDIO インターフェイス
            1. 6.10.5.17.2.1 デフォルト速度モード
            2. 6.10.5.17.2.2 高速モード
            3. 6.10.5.17.2.3 UHS–I SDR12 モード
            4. 6.10.5.17.2.4 UHS–I SDR25 モード
            5. 6.10.5.17.2.5 UHS–I SDR50 モード
            6. 6.10.5.17.2.6 UHS–I DDR50 モード
            7. 6.10.5.17.2.7 UHS–I SDR104 モード
        18. 6.10.5.18 CPTS
          1. 6.10.5.18.1 CPTS のタイミング要件
          2. 6.10.5.18.2 CPTS スイッチング特性
        19. 6.10.5.19 OSPI
          1. 6.10.5.19.1 OSPI0/1 PHY モード
            1. 6.10.5.19.1.1 PHY データ トレーニング付き OSPI0/1
            2. 6.10.5.19.1.2 データ トレーニングなし OSPI
              1. 6.10.5.19.1.2.1 OSPI のタイミング要件 – SDR モード
              2. 6.10.5.19.1.2.2 OSPI のスイッチング特性 – SDR モード
              3. 6.10.5.19.1.2.3 OSPI のタイミング要件 – DDR モード
              4. 6.10.5.19.1.2.4 OSPI のスイッチング特性 - PHY DDR モード
          2. 6.10.5.19.2 OSPI0/1 タップ モード
            1. 6.10.5.19.2.1 OSPI0 タップ SDR のタイミング
            2. 6.10.5.19.2.2 OSPI0 タップ DDR のタイミング
        20. 6.10.5.20 OLDI
          1. 6.10.5.20.1 OLDI スイッチング特性
        21. 6.10.5.21 PCIE
        22. 6.10.5.22 タイマ
          1. 6.10.5.22.1 タイマのタイミング要件
          2. 6.10.5.22.2 タイマのスイッチング特性
        23. 6.10.5.23 UART
          1. 6.10.5.23.1 UART のタイミング要件
          2. 6.10.5.23.2 UART スイッチング特性
        24. 6.10.5.24 USB
      6. 6.10.6 エミュレーションおよびデバッグ
        1. 6.10.6.1 トレース
        2. 6.10.6.2 JTAG
          1. 6.10.6.2.1 JTAG の電気的データおよびタイミング
            1. 6.10.6.2.1.1 JTAG のタイミング要件
            2. 6.10.6.2.1.2 JTAG のスイッチング特性
  8. 7 アプリケーション、実装、およびレイアウト
    1. 7.1 デバイスの接続およびレイアウトの基礎
      1. 7.1.1 電源のデカップリングおよび バルク コンデンサ
        1. 7.1.1.1 電源供給回路の実装ガイド
      2. 7.1.2 外部発振器
      3. 7.1.3 JTAG および EMU
      4. 7.1.4 リセット
      5. 7.1.5 未使用のピン
      6. 7.1.6 JacintoTM 7 デバイスのハードウェア設計ガイド
    2. 7.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 7.2.1 LPDDR4 基板の設計およびレイアウトのガイドライン
      2. 7.2.2 OSPI および QSPI 基板の設計およびレイアウト ガイドライン
        1. 7.2.2.1 ループバックなしおよび内部パッド ループバック
        2. 7.2.2.2 外部ボードのループバック
        3. 7.2.2.3 DQS (オクタル フラッシュ デバイスでのみ使用可能)
      3. 7.2.3 USB VBUS 設計ガイドライン
      4. 7.2.4 VMON/POK を使用したシステム電源監視の設計ガイドライン
      5. 7.2.5 高速差動信号のルーティング ガイド
      6. 7.2.6 熱ソリューション ガイダンス
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイスの命名規則
      1. 8.1.1 標準パッケージの記号化
      2. 8.1.2 デバイスの命名規則
    2. 8.2 ツールとソフトウェア
    3. 8.3 サポート リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報
    1. 10.1 パッケージ情報

6.10.2.6 MCU およびメイン ドメインの分離パワーダウン シーケンス - オプション 1

図 6-7で、オプション 1 のデバイス パワーダウン シーケンスについて説明します。

TDA4VPE-Q1 TDA4APE-Q1 MCU およびメイン ドメインの分離、プライマリ パワーダウン シーケンス - オプション 1
A. タイムスタンプの記号：
  • T0 – MCU_PORz および PORz を Low にアサートして、すべてのプロセッサ リソースを安全な状態にします。(0ms)
  • T1 – メイン DDR、SRAM コア、および SRAM CPU の電源ドメインがランプダウンを開始します。(0.5ms)
  • T2 – すべてのコア電圧が電源ランプダウンを開始します。(2.5ms)
  • T3 – すべての 1.8V 電圧が電源ランプダウンを開始します。(3.0ms)
  • T4 - すべての 3.3V 電圧が電源ランプダウンを開始します。(3.5ms)
B. 3.3V デジタル インターフェイスをサポートするために 3.3V が供給される、いずれかの MCU またはメイン デュアル電圧 IO ドメイン (VDDSHVn_MCU または VDDSHVn)。
C. 1.8V デジタル インターフェイスをサポートするために 1.8V が供給される、いずれかの MCU またはメイン デュアル電圧 IO 電源(VDDSHVn_MCU または VDDSHVn)。eMMC メモリが使用されている場合、PDN 設計により電源が VDD_MMC0 とグループ化されているため、メインの 1.8V 電源では T1 に合わせてランプダウンすることがあります。
D. VDDSHV5 は、SD メモリ カード用の MMC1 信号処理をサポートしています。規格準拠の高速 SD カード動作には、デュアル電圧 (3.3V/1.8V) 電源レールが必要です。規格準拠の高速 SD カード動作が必要な場合は、独立したデュアル電圧 (3.3V/1.8V) 電源およびレールが必要です。3.3V/1.8V からのランプダウンの開始は、図に示すように、他の 3.3V ドメインと同じです。SD カードが不要な場合や、3.3V 固定動作の標準データ レートが許容される場合は、このドメインをデジタル IO 3.3V 電源レールにグループ化できます。SD カードが固定 1.8V で動作できる場合は、このドメインをデジタル IO 1.8V 電源レールにグループ化できます。
E. VDDA_3P3_USB は、USB 2.0 差動インターフェイス信号伝達に使用される 3.3V アナログ ドメインです。最良のシグナル インテグリティを実現して USB データ アイ マスクに準拠するために、低ノイズのアナログ電源を推奨します。3.3V からのランプダウンの開始は、図に示すように、他の 3.3V ドメインと同じです。USB インターフェイスが不要な場合や、データ ビット エラーが許容される場合は、直接または電源フィルタ経由で、このドメインを 3.3V デジタル IO 電源レールにグループ化できます。
F. VDDA_1P8_<clk/pll/ana> は、クロック発振器、PLL、およびアナログ回路をサポートする 1.8V アナログ ドメインであり、最適な性能を得るために低ノイズ電源が必要です。高周波スイッチング ノイズがクロック、PLL、DLL 信号のジッタ性能に悪影響を及ぼす可能性があるため、デジタルの VDDSHVN_MCU と VDDSHVn IO ドメインを結合することは推奨しません。アナログ VDDA_1p8_<phy> ドメインの結合は避けるべきですが、グループ化する場合は、インライン フェライト ビーズで電源をフィルタリングする必要があります。
G. VDDA_1P8_<phy> は、複数のシリアル PHY インターフェイスをサポートする 1.8V アナログ ドメインです。最良のシグナル インテグリティ、インターフェイス性能、仕様準拠を実現するため、低ノイズのアナログ電源を推奨します。これらのインターフェイスのいずれかが不要であるか、またはデータ ビット エラーや非準拠動作が許容できる場合には、直接またはインライン電源フィルタ経由で、このドメインをデジタル IO 1.8V 電源レールにグループ化できます。
H. VDDA_0P8_<dll/pll> は、PLL および DLL 回路をサポートする 0.8V アナログ ドメインであり、最適な性能を得るために低ノイズ電源が必要です。高周波スイッチング ノイズが PLL および DLL 信号のジッタ性能に悪影響を及ぼす可能性があるため、これらのドメインを他の 0.8V ドメインと結合することは推奨しません。
I. いずれかの電圧がランプダウンを開始する前に、SoC リソースが安全な状態に確実に移行できるようにするため、MCU_PORz および PORz を少なくとも TΔ1 = 200μs の間 Low にアサートする必要があります。
図 6-7 MCU およびメイン ドメインの分離、プライマリ パワーダウン シーケンス - オプション 1