JAJSVF9A September   2024  – January 2025 TSD5402-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 I2C インターフェイス信号のタイミング要件
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力およびプリアンプ
      2. 6.3.2 パルス幅変調 (PWM)
      3. 6.3.3 ゲート ドライブ
      4. 6.3.4 パワー FET
      5. 6.3.5 負荷診断
        1. 6.3.5.1 負荷診断シーケンス
        2. 6.3.5.2 負荷診断中の故障
      6. 6.3.6 保護および監視
      7. 6.3.7 I2C シリアル通信バス
        1. 6.3.7.1 I2C バス プロトコル
        2. 6.3.7.2 ランダム書き込み
        3. 6.3.7.3 ランダム読み出し
        4. 6.3.7.4 シーケンシャル読み出し
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ハードウェア制御ピン
      2. 6.4.2 EMI に関する考慮事項
      3. 6.4.3 動作モードとフォルト
  8. 7 レジスタ マップ
    1. 7.1 I2C アドレス レジスタの定義
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 アンプの出力フィルタリング
        2. 8.2.1.2 アンプの出力スナバ
        3. 8.2.1.3 ブートストラップ コンデンサ
        4. 8.2.1.4 アナログ信号入力フィルタ
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 未使用ピンの接続
          1. 8.2.2.1.1 ハイ インピーダンス (HI-Z) ピン
          2. 8.2.2.1.2 STANDBY ピン
          3. 8.2.2.1.3 I2C ピン (SDA および SCL)
          4. 8.2.2.1.4 未使用の出力を終端する
          5. 8.2.2.1.5 シングルエンド信号入力の使用
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
        1. 8.4.2.1 上層
        2. 8.4.2.2 第 2 層 - 信号層
        3. 8.4.2.3 第 3 層 - 電源層
        4. 8.4.2.4 下層 - グランド層
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録：パッケージ オプション
      1. 11.1.1 パッケージ情報
      2. 11.1.2 テープおよびリール情報

6.3.4 パワー FET

BTL 出力は、高効率と負荷への最大電力伝送を実現する 4 つのマッチングされた N チャネル FET で構成されています。設計上、FET はロードダンプ イベント中の大きな電圧過渡に耐えます。