JAJSVG0A September   2024  – October 2025 TAS2320

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 デバイスの機能モード
      1. 6.3.1 動作モード
        1. 6.3.1.1 ハードウェア シャットダウン
        2. 6.3.1.2 ハードウェア構成モード
        3. 6.3.1.3 ソフトウェア電力モード制御とソフトウェア リセット
        4. 6.3.1.4 効率および省電力モード
          1. 6.3.1.4.1 ノイズ ゲート
          2. 6.3.1.4.2 音楽用効率モード
      2. 6.3.2 フォルトとステータス
        1. 6.3.2.1 割り込み生成およびクリア
    4. 6.4 機能説明
      1. 6.4.1 PurePath™ Console 3 ソフトウェア
      2. 6.4.2 再生信号パス
        1. 6.4.2.1 デジタル ボリューム制御およびアンプ出力レベル
        2. 6.4.2.2 ハイパス フィルタ
        3. 6.4.2.3 Class-D アンプ
        4. 6.4.2.4 ブラウンアウト防止機能付き電源トラッキング リミッタ
          1. 6.4.2.4.1 電圧リミッタおよびクリッピング保護
        5. 6.4.2.5 トーン ジェネレータ
      3. 6.4.3 デジタル オーディオ シリアル インターフェイス
        1. 6.4.3.1 デジタル ループバック
      4. 6.4.4 外部 Class-H 昇圧コントローラ
      5. 6.4.5 電源電圧モニタ
      6. 6.4.6 過熱保護
      7. 6.4.7 クロックおよび PLL
        1. 6.4.7.1 自動クロックに基づくウェークアップおよびクロック エラー
      8. 6.4.8 デジタル IO ピン
    5. 6.5 プログラミング
      1. 6.5.1 I2C 制御インターフェイス
      2. 6.5.2 I2C アドレスの選択
      3. 6.5.3 一般的な I2C の動作
      4. 6.5.4 I2C のシングル バイトおよびマルチ バイト転送
      5. 6.5.5 I2C のシングル バイト書き込み
      6. 6.5.6 I2C のマルチ バイト書き込み
      7. 6.5.7 I2C のシングル バイト読み出し
      8. 6.5.8 I2C のマルチ バイト読み出し
  8. 7 レジスタ マップ
    1. 7.1 ページ 0 レジスタ
    2. 7.2 ページ 1 レジスタ
    3. 7.3 PAGE 2 レジスタ
    4. 7.4 PAGE 4 レジスタ
    5. 7.5 PAGE 5 レジスタ
    6. 7.6 PAGE 6 レジスタ
    7. 7.7 PAGE 7 レジスタ
    8. 7.8 PAGE 8 レジスタ
    9. 7.9 BOOK100 PAGE9 レジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 モノラル / ステレオの構成
        2. 8.2.2.2 EMI パッシブ デバイス
        3. 8.2.2.3 その他のパッシブ デバイス
      3. 8.2.3 アプリケーション特性の波形
    3. 8.3 推奨事項および禁止事項
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

6.3.1.2 ハードウェア構成モード

の TAS2320 デバイスは、セレクト ピン 1 からセレクト ピン 5 に使用される抵抗終端に応じて、ピン制御ベースの HW モードで動作できます。本デバイスのピン制御に基づく HW モードの動作は、I2C 通信によるソフトウェア ベースの構成を使わなくてもデバイス構成を簡素化できるよう設計されています。

表 6-2 セレクト ピンの機能
ピン名を選択します 機能
SEL1 ボリューム ランプの有効/無効オプション付きアンプ ゲイン設定
SEL2 I2S、TDM、左揃え選択
SEL3 データ有効の立ち上がり/立ち下がりエッジの選択
SEL4 Y ブリッジスレッショルド構成
SEL5 電源電圧モードの選択
表 6-3 SEL1 HW モード構成
SEL1 の接続 アンプ ゲイン ボリューム ランプ
GND への直接短絡 I2C 経由で構成 I2C 経由で構成
1.2kΩ から GND へ 6dBV ディセーブル
1.2kΩ から VBAT へ 12dBV ディセーブル
5kΩ から GND へ 18dBV ディセーブル
330Ω を VBAT との間に接続 21dBV ディセーブル
5kΩ から VBAT へ 6dBV イネーブル
24kΩ から GND へ 12dBV イネーブル
24kΩ から VBAT へ 18dBV イネーブル
VBAT への直接短絡 21dBV イネーブル
表 6-4 SEL2 HW モード構成
SEL2 の接続 構成
GND への直接短絡 I2S、L または TDM0
330Ω から IOVDD I2S R または TDM1
IOVDD への直接短絡 I2S (L+R)/2 または TDM2
1.2kΩ から GND へ 左揃え L または TDM3
1.2kΩ から IOVDD 左揃えの R または TDM4
5kΩ から GND へ 左揃え (L+R)/2 または TDM5
5kΩ から IOVDD I2S、L または TDM6
24kΩ から GND へ I2S R または TDM7
24kΩ から IOVDD 予約済み
表 6-5 SEL3 HW モード構成
SEL3 の接続 構成
GND への直接短絡 立ち上がりエッジでデータが有効
IOVDD への直接短絡 立ち下がりエッジでデータが有効
表 6-6 SEL4 HW モード構成
SEL4 の接続 構成
GND への直接短絡 80mW の Y ブリッジ スレッショルド
IOVDD への直接短絡 40mW の Y ブリッジ スレッショルド
24kΩ から IOVDD 1mW の Y ブリッジ スレッショルド
表 6-7 SEL5 HW モード構成
SEL5 の接続 構成
IOVDD への直接短絡 HW モード電源構成