JAJSVU3B March   2022  – May 2025 TPS388R0-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 I2C
      2. 7.3.2 自動マスク (AMSK)
      3. 7.3.3 PEC
      4. 7.3.4 VDD
      5. 7.3.5 MON
      6. 7.3.6 NIRQ
      7. 7.3.7 NRST
    4. 7.4 デバイスの機能モード
      1. 7.4.1 組み込みセルフ テストと構成の読み込み
        1. 7.4.1.1 BIST 実行に関する注意事項
      2. 7.4.2 TPS38800-Q1 電源オン
      3. 7.4.3 一般監視
        1. 7.4.3.1 IDLE 監視
        2. 7.4.3.2 ACTIVE 監視
        3. 7.4.3.3 シーケンス監視 1
          1. 7.4.3.3.1 ACT の遷移は 0→1
          2. 7.4.3.3.2 SLEEP の遷移は 1→0
          3. 7.4.3.3.3 SLEEP の遷移は 0→1
        4. 7.4.3.4 シーケンス監視 2
          1. 7.4.3.4.1 ACT の遷移は 1→0
    5. 7.5 レジスタ マップ
      1. 7.5.1 レジスタの概要
        1. 7.5.1.1 BANK0 のレジスタ
        2. 7.5.1.2 BANK1 のレジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 マルチチャネル シーケンサおよびモニタ
      2. 8.2.2 設計要件
      3. 8.2.3 詳細な設計手順
      4. 8.2.4 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源に関するガイドライン
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
    2. 9.2 ドキュメントのサポート
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
7.4.3.4.1 ACT の遷移は 1→0
TPS38800-Q1 TPS388R0-Q1 ACT 1→0 遷移図 7-16 ACT 1→0 遷移

TPS38800-Q1/TPS388R0-Q1 は、ACT 1→0 遷移時に複数のアクションを実行します。

  1. ACT 1→0 遷移の後：
    1. 自動マスク レジスタ AMSK_OFF で選択されたすべての TPS38800-Q1/TPS388R0-Q1 入力は、UVHF 状態のマスク (無効化) された割り込みでセットされます。
  2. SEQ_TOUT タイムアウトの後：
    1. すべての UVHF 割り込みはマスク (無効化) されます。
    2. TEST_CFG.AT_SHDN レジスタ ビットが設定されている場合、BIST が実行されます (次の状態は BIST 結果に依存します)。
    3. TEST_CFG.AT_SHDN レジスタ ビットが設定されていない場合、TPS38800-Q1/TPS388R0-Q1 は IDLE 状態に移行します。