JAJSXB5 August   2025 DRV8002-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格 (車載機器)
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報 (RGZ パッケージ)
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 外付け部品
    4. 7.4 機能説明
      1. 7.4.1 ハイサイド ドライバ
        1. 7.4.1.1 ハイサイド ドライバ制御
          1. 7.4.1.1.1 ハイサイド ドライバ PWM ジェネレータ
          2. 7.4.1.1.2 定電流モード
          3. 7.4.1.1.3 OUTx HS ITRIP 動作
          4. 7.4.1.1.4 ハイサイド － パラレル出力
        2. 7.4.1.2 ハイサイド ドライバ保護回路
          1. 7.4.1.2.1 ハイサイド ドライバの内部ダイオード
          2. 7.4.1.2.2 ハイサイド ドライバの短絡保護回路
          3. 7.4.1.2.3 ハイサイド ドライバの過電流保護
          4. 7.4.1.2.4 ハイサイド ドライバの開放負荷検出
      2. 7.4.2 ハーフ ブリッジ ドライバ
        1. 7.4.2.1 ハーフブリッジ制御
        2. 7.4.2.2 OUT1 および OUT2 ハイサイド ドライバ モード
        3. 7.4.2.3 ハーフ ブリッジ レジスタ コントロール
        4. 7.4.2.4 ハーフ ブリッジ ITRIP レギュレーション
        5. 7.4.2.5 ハーフブリッジの保護と診断
          1. 7.4.2.5.1 ハーフブリッジ オフ状態診断（OLP）
          2. 7.4.2.5.2 ハーフ ブリッジ開放負荷検出
          3. 7.4.2.5.3 ハーフ ブリッジ過電流保護
      3. 7.4.3 ゲート ドライバ
        1. 7.4.3.1 入力 PWM モード
          1. 7.4.3.1.1 ハーフブリッジ制御
          2. 7.4.3.1.2 H ブリッジ制御
          3. 7.4.3.1.3 DRVOFF - ゲート ドライバ シャットオフ ピン
        2. 7.4.3.2 ゲート ドライバ - 機能ブロック図
          1. 7.4.3.2.1  スマート ゲート ドライバ
          2. 7.4.3.2.2  機能ブロック図
          3. 7.4.3.2.3  スルーレート制御 (IDRIVE)
          4. 7.4.3.2.4  ゲート ドライブ ステート マシン (TDRIVE)
            1. 7.4.3.2.4.1 tDRIVE 計算例
          5. 7.4.3.2.5  伝搬遅延の低減 (PDR)
          6. 7.4.3.2.6  PDR 事前充電 / 事前放電制御ループ動作の詳細
          7. 7.4.3.2.7  PDR 充電 / 放電後の制御ループ動作の詳細
            1. 7.4.3.2.7.1 PDR の充電後 / 放電後の設定
          8. 7.4.3.2.8  駆動およびフリーホイール MOSFET の検出
          9. 7.4.3.2.9  自動デューティ サイクル補償 (DCC)
          10. 7.4.3.2.10 閉ループ スルー時間制御 (STC)
            1. 7.4.3.2.10.1 STC 制御ループのセットアップ
        3. 7.4.3.3 トリプラー (2 段) チャージ ポンプ
        4. 7.4.3.4 広同相差動電流シャント アンプ
        5. 7.4.3.5 ゲート ドライバ保護回路
          1. 7.4.3.5.1 MOSFET VDS 過電流保護 (VDS_OCP)
          2. 7.4.3.5.2 ゲート ドライバ フォルト (VGS_GDF)
          3. 7.4.3.5.3 オフライン短絡とオープン負荷検出 (OOL / OSC)
      4. 7.4.4 センス出力（IPROPI）
      5. 7.4.5 保護回路
        1. 7.4.5.1 フォルト リセット (CLR_FLT)
        2. 7.4.5.2 DVDD ロジック電源パワーオン リセット (DVDD_POR)
        3. 7.4.5.3 PVDD 電源低電圧監視 (PVDD_UV)
        4. 7.4.5.4 PVDD 電源過電圧監視 (PVDD_OV)
        5. 7.4.5.5 VCP チャージ ポンプ低電圧誤動作防止 (VCP_UV)
        6. 7.4.5.6 サーマル クラスタ
        7. 7.4.5.7 ウォッチドッグ タイマ
        8. 7.4.5.8 障害検出と応答の概略表
    5. 7.5 プログラミング
      1. 7.5.1 シリアル・ペリフェラル・インターフェイス (SPI)
      2. 7.5.2 SPI フォーマット
      3. 7.5.3 タイミング図
  9. 8  DRV8002-Q1 レジスタ マップ
    1. 8.1 DRV8000-Q1_STATUS レジスタ
    2. 8.2 DRV8000-Q1_CNFG レジスタ
    3. 8.3 DRV8000-Q1_CTRL レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 IDRIVE 計算例
        2. 9.2.2.2 tDRIVE 計算例
        3. 9.2.2.3 最大 PWM スイッチング周波数
        4. 9.2.2.4 電流シャント アンプの構成
    3. 9.3 初期設定
    4. 9.4 電源に関する推奨事項
      1. 9.4.1 バルク容量の決定
    5. 9.5 レイアウト
      1. 9.5.1 レイアウトのガイドライン
      2. 9.5.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11プロダクション前の改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 付録：パッケージ オプション
    2. 12.2 テープおよびリール情報
7.4.2.5.2 ハーフ ブリッジ開放負荷検出

デバイスがアクティブで駆動コマンドを待機しているとき、ハーフブリッジ OUT1～OUT6 には開放負荷検出ループがあります。検出方式では、各ハーフブリッジ出力のハイサイドとローサイドそれぞれの開放負荷ステータスを順にチェックし、レジスタ HB_STAT2 の OUTx_xx_OLAビット、およびレジスタIC_STAT1のWARNビットのステータスを報告します。

スタンバイまたはスリープ モードから、OUT1 から開始して、制御ループは開放負荷フィルタ時間の完了後に、そのハーフブリッジの電流を低電流のスレッショルドと比較することで開放負荷状態を確認し始めます。PWM モードで動作する場合、この遅延は、レジスタ HB_OL_CNFG2 の OUTx_OLA_TH ビットを使用して、32、128、512、1024 PWM サイクルに設定できます。読み戻しには 1 つの追加サイクルが必要です。たとえば、OUTx_OLA_TH が 32 サイクルに構成されている場合、読み戻しする値が 33 番目のサイクルの終了時に利用可能になります。出力が EN/DIS のみで駆動される場合 (PWM スイッチングなし)、開放負荷検出の遅延は 10ms です。

表 7-23 開放負荷検出サイクル遅延
OUTx_OLA_TH 遅延サイクル カウント
00b 32
01b 128
10b 512
11b 1024

サイクル カウント スレッショルドの終了時、または 10ms のタイムアウトが発生した場合、OUTx_HS_OLA/OUTx_LS_OLA ビットが報告されます。設定された遅延サイクル数の後に開放負荷が検出されなければ、ループは次のハーフブリッジに移ります。ループは OUT6 を介して各出力のチェックを継続し、その後 OUT1 に戻り、OLA ループを再起動します。開放負荷チェックを有効にするには、ハーフブリッジの開放負荷検出が有効化されている必要があり (OUTx_OLA = 1b)、かつ出力 OUTx_CNFG が無効化されていない必要があります。下の図は、OLA スキームを示しています。

DRV8002-Q1 ハーフブリッジ開放負荷アクティブ検出図 7-10 ハーフブリッジ開放負荷アクティブ検出

次の 3 つの条件のいずれかが満たされると、いずれかのハーフブリッジはスキップされます。

  1. OUTxは無効化されます（OUTx_CNFG = 00b）。
  2. ハーフブリッジの開放負荷検出はイネーブルされていません（OUTx_OLA = 0b）。
  3. OUTx は 10ms を超える間オフになります
  4. HS_OLA と LS_OLA の両方がすでに検出されフラグが立っている場合、または OUTx に他のフォルト状態 (過電流、過熱) が発生している場合
すべてのハーフブリッジ OUTx が PWM なしで有効になっている場合、すべてのハーフブリッジを巡回するループの合計時間は最大 60 ミリ秒かかる可能性があります。ハーフブリッジが個別または順次に駆動される場合、ループは 10ms 以上 (EN または PWM 制御周波数に依存) で開放負荷を検出します。ハーフブリッジが低周波の外部 PWM 信号で駆動される場合、出力のオフ時間が 10ms の開放負荷検出ウィンドウを超えることがあります。そのため、ハーフブリッジはタイムアウト終了時、または PWM サイクル数が 10ms 未満の場合にステータスを報告し、その後処理を継続します。