JAJSXJ8 November   2025 ADC32RF72

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 入力帯域幅
        2. 7.3.1.2 バックグラウンドキャリブレーション
      2. 7.3.2 ADC チャネルの選択とパワー ダウン モード
      3. 7.3.3 サンプリング クロック入力
      4. 7.3.4 SYSREF
        1. 7.3.4.1 SYSREF モニタ
      5. 7.3.5 デジタルシグナルプロセッサ (DSP) 機能
        1. 7.3.5.1 DSP 入力マルチプレクサ
        2. 7.3.5.2 非整数遅延
        3. 7.3.5.3 イコライゼーション用のプログラム可能な FIR フィルタ
        4. 7.3.5.4 DSP 出力マルチプレクサ
        5. 7.3.5.5 デジタルダウンコンバータ (DDC)
          1. 7.3.5.5.1 デシメーションフィルタ入力
          2. 7.3.5.5.2 デシメーションモード
          3. 7.3.5.5.3 デシメーション フィルタ応答
          4. 7.3.5.5.4 数値制御発振器 (NCO)
            1. 7.3.5.5.4.1 NCO の更新
            2. 7.3.5.5.4.2 NCO リセット
      6. 7.3.6 デジタル出力インターフェイス
        1. 7.3.6.1 JESD204B/C インターフェイス
          1. 7.3.6.1.1 JESD204B 初期レーン アライメント (ILA)
          2. 7.3.6.1.2 SYNC 信号
          3. 7.3.6.1.3 JESD204B/C フレーム アセンブリ
          4. 7.3.6.1.4 バイパスモードの JESD204B/C フレームアセンブリ
          5. 7.3.6.1.5 実際のデシメーションを使用する JESD204B/C フレーム アセンブリ
          6. 7.3.6.1.6 複雑なデシメーションを使用する JESD204B、C フレーム アセンブリ
        2. 7.3.6.2 JESD 出力リファレンスクロック
    4. 7.4 デバイスの機能モード
      1. 7.4.1 デバイス動作モードの比較
    5. 7.5 プログラミング
      1. 7.5.1 GPIO 制御
      2. 7.5.2 SPI レジスタへの書き込み
      3. 7.5.3 SPI レジスタの読み取り
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション：スペクトル アナライザ
      1. 8.2.1 設計要件
        1. 8.2.1.1 入力信号パス：広帯域レシーバ
        2. 8.2.1.2 クロック処理
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 サンプリングクロックの要件
      3. 8.2.3 アプリケーション特性の波形
    3. 8.3 代表的なアプリケーション：時間ドメインデジタイザ
      1. 8.3.1 設計要件
        1. 8.3.1.1 入力信号パス：時間ドメインデジタイザ
      2. 8.3.2 アプリケーション特性の波形
    4. 8.4 初期化セットアップ
    5. 8.5 電源に関する推奨事項
    6. 8.6 レイアウト
      1. 8.6.1 レイアウトのガイドライン
      2. 8.6.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
      2. 9.1.2 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.5.2 非整数遅延

このデバイスには、DSP 入力マルチプレクサ後にオプションのプログラマブル 12 ビット非整数デジタル遅延が含まれています (図 7-13 を参照)。2 つの独立したデジタル非整数遅延ブロック (FDF0 および FDF1) があります。各 FDF ブロックは 2 つの入力ストリーム (dsp_in[1:0] または dsp_in[3:2]) に接続されており、各入力ストリームには、dsp_in[1:0] の場合は td00 および td01、dsp_in[3:2] 場合は td10 および td11 のプログラマブル非整数遅延値があります。FDF ブロックは合計 4 つのデータストリーム (fdf_out[3:0]) を出力し、各出力ストリームは個別の非整数遅延入力ストリームに対応します。

非整数遅延は周波数全体で線形位相を持つ実時間遅延の実装です。非整数遅延は以下のように計算します：

非整数遅延 [サンプリング クロック周期] = 遅延 / 4096x TS (サンプリング周期)。

ADC32RF72 非整数遅延機能図 7-13 非整数遅延機能

たとえば、図 7-14 に示すように、2048 の設定は 1/2 クロックサイクル遅延と等しくなります。振幅誤差は -80dB 未満です (目的の遅延に対して)。

ADC32RF72 非整数遅延= 1/2 クロックサイクル (遅延設定 = 2048)図 7-14 非整数遅延= 1/2 クロックサイクル
(遅延設定 = 2048)
ADC32RF72 誤差の大きさ(目的の波形と実際の波形との関係)図 7-15 誤差の大きさ
(目的の波形と実際の波形との関係)

非整数遅延は SPI レジスタへの書き込みにより構成され、プログラムされた遅延は内部的にフィルタ係数に変換されます。図 7-16 と 図 7-17 はフィルタ応答を示しています。パスバンドはナイキストゾーンの約 85% です。非整数遅延の再プログラミングでは、フィルタ係数の更新に最大 2µs かかる場合があります。

ADC32RF72 非整数遅延 FIR のフィルタ応答図 7-16 非整数遅延 FIR のフィルタ応答
ADC32RF72 非整数遅延 FIR のフィルタ応答 (ズーム)図 7-17 非整数遅延 FIR のフィルタ応答 (ズーム)

非整数遅延は次のパラメータを使用してプログラムできます：

表 7-9 非整数遅延構成のプログラミング

システムパラメータ名

サイズデフォルトアクセス権説明
FDF0_DELAY_VAL_0_LSB80R/WFDF0 への 0 番目の入力データストリームの非整数遅延値のビット [7:0]。
FDF0_DELAY_VAL_0_MSB40R/WFDF0 への 0 番目の入力データストリームの非整数遅延値のビット [11:8]。
FDF0_DELAY_VAL_1_LSB80R/WFDF0 への 1 番目の入力データストリームの非整数遅延値のビット [7:0]。
FDF0_DELAY_VAL_1_MSB40R/WFDF0 への 1 番目の入力データストリームの非整数遅延値のビット [11:8]。
FDF1_DELAY_VAL_0_LSB80R/WFDF1 への 0 番目の入力データストリームの非整数遅延値のビット [7:0]。
FDF1_DELAY_VAL_0_MSB40R/WFDF1 への 0 番目の入力データストリームの非整数遅延値のビット [11:8]。
FDF1_DELAY_VAL_1_LSB80R/WFDF1 への 1 番目の入力データストリームの非整数遅延値のビット [7:0]。
FDF1_DELAY_VAL_1_MSB40R/WFDF1 への 1 番目の入力データストリームの非整数遅延値のビット [11:8]。