JAJSXN6 December 2025 TPS544B27W
PRODUCTION DATA
VBOOT_DCLL を 図 7-76 に示し、表 7-99 で説明します。
概略表に戻ります。
書き込みトランザクション:ブロック書き込み
読み取りトランザクション:ブロック読み取り
データ形式:符号なしバイナリ (3 バイト)
NVM バックアップ:EEPROM
更新:オンザフライこのレジスタには、VBOOT オプション 0 の設定、DCLL オプション 0 と 1 の設定、デバイスのその他の構成ビットが含まれます。
| 23 | 22 | 21 | 20 | 19 | 18 | 17 | 16 |
| ALLOW_RSVD_DEV_ADDR | 予約済み | VBOOT_0[4:0] | |||||
| R/W-Xh | R-0h | R/W-Xh | |||||
| 15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 |
| SEL_OTF_BG[2:0] | DCLL_0[4:0] | ||||||
| R/W-X | R/W-Xh | ||||||
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| 予約済み | 予約済み | DCLL_1[4:0] | |||||
| R-0h | R/W-0h | R/W-Xh | |||||
| ビット | フィールド | タイプ | リセット | 説明 |
|---|---|---|---|---|
| 23 | ALLOW_RSVD_DEV_ADDR | R/W | X | このビットは、デバイスが予約済み PMBus アドレス 0x28、0x37、0x61 に応答するかどうかを決定します。
|
| 22:21 | 予約済み | R | 0h | |
| 20:16 | VBOOT_0[4:0] | R/W | X | これらのビットには、ソフトスタートの目的で VREF DAC 目標値に使用される VBOOT オプション 0 の設定が含まれています。VBOOT 値が VREF DAC 目標値を設定している場合、内部デバイダのゲインを設定し、目的の出力電圧を実現するために、適切な VOUT_SCALE_LOOP または PROTOCOL_ID をプログラムする必要があります。VREF DAC 目標値を直接設定すると、使用可能な VBOOT 電圧数が、内部ゲイン オプション設定数で乗算されます。PMB_ADDR ピンで VBOOT_0 または VBOOT_1 を選択し、実効 VBOOT 電圧を決定します。 どの状態でも、VBOOT_0 (または VBOOT_1) 値の更新が妨げられることはありません。ソフト スタート状態中にアクティブな VBOOT が更新されると、出力電圧は更新された VBOOT 設定値に向けて変化します。 |
| 15:13 | SEL_OTF_BG[2:0] | R/W | X | これらのビットは、異なる OTF_BG スレッショルドを選択します。この値を 0b100 または 0b101 に設定することはお勧めしません。
|
| 12:8 | DCLL_0[4:0] | R/W | X | これらのビットは、0.1mΩ/LSB 形式で DC 負荷ラインを選択します。その結果、DCLL の範囲は 0.1mΩ 刻みで 0mΩ ~ 3.1mΩ になります。DCLL_0 または DCLL_1 は、PMB_ADDR ピンで選択します。 |
| 7:6 | 予約済み | R | 0h | |
| 5 | 予約済み | R/W | 0h | |
| 4:0 | DCLL_1[4:0] | R/W | X | これらのビットは、PMB_ADDR ピンで選択するオプション 1 DCLL を設定します。詳細については、DCLL_0 の説明を参照してください。 |