JAJUA40A November   2023  – October 2025

 

  1.   1
  2.   説明
  3.   設計を開始
  4.   特長
  5.   5
  6. 1評価基板の概要
    1. 1.1 はじめに
    2. 1.2 キットの内容
    3. 1.3 製品情報
    4. 1.4 EVM のリビジョンおよびアセンブリ バリエーション
    5. 1.5 仕様
  7. 2ハードウェア
    1. 2.1  補足画像
    2. 2.2  主な特長
      1. 2.2.1 プロセッサ
      2. 2.2.2 電源
      3. 2.2.3 メモリ
      4. 2.2.4 JTAG / エミュレータ
      5. 2.2.5 サポートされるインターフェイスおよびペリフェラル
      6. 2.2.6 拡張コネクタ/ヘッダー
    3. 2.3  インターフェイス マッピング
    4. 2.4  電源オン/オフの手順
      1. 2.4.1 電源オンの手順
      2. 2.4.2 電源オフの手順
      3. 2.4.3 テスト ポイント
    5. 2.5  クロック処理
      1. 2.5.1 ペリフェラル リファレンス クロック
    6. 2.6  リセット
    7. 2.7  カメラ シリアル インターフェイス (CSI)
    8. 2.8  オープン LVDS ディスプレイ インターフェイス (OLDI)
    9. 2.9  ディスプレイ シリアル インターフェイス (DSI)
    10. 2.10 オーディオ コーデック インターフェイス
    11. 2.11 HDMI ディスプレイ
    12. 2.12 JTAG インターフェイス
    13. 2.13 テスト オートメーション ヘッダー
    14. 2.14 UART インターフェイス
    15. 2.15 USB インターフェイス
      1. 2.15.1 USB 2.0 タイプ A インターフェイス
      2. 2.15.2 USB 2.0 Type-C® インターフェイス
    16. 2.16 メモリ インターフェイス
      1. 2.16.1 LPDDR4 インターフェイス
      2. 2.16.2 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      3. 2.16.3 MMC インターフェイス
        1. 2.16.3.1 MMC0 - eMMC インターフェイス
        2. 2.16.3.2 MMC1 — マイクロ SD インターフェイス
        3. 2.16.3.3 MMC2 - M.2 Key E インターフェイス
      4. 2.16.4 基板 ID EEPROM
    17. 2.17 イーサネット インターフェイス
      1. 2.17.1 CPSW イーサネット PHY ストラッピング
      2. 2.17.2 CPSW イーサネット PHY1 のデフォルト構成
      3. 2.17.3 CPSW イーサネット PHY2 のデフォルト構成
    18. 2.18 GPIO ポート エクスパンダ
    19. 2.19 GPIO へのマッピング
    20. 2.20 電源
      1. 2.20.1 電源要件
      2. 2.20.2 電源入力
      3. 2.20.3 電源
      4. 2.20.4 電源シーケンス
      5. 2.20.5 AM62P SoC 電源
      6. 2.20.6 電流監視
    21. 2.21 評価基板のユーザー設定/構成
      1. 2.21.1 DIP スイッチ
      2. 2.21.2 ブート モード
      3. 2.21.3 ユーザー テスト LED
    22. 2.22 拡張ヘッダ
      1. 2.22.1 ユーザー拡張コネクタ
      2. 2.22.2 MCU コネクタ
      3. 2.22.3 GPMC NAND (x8) コネクタ
    23. 2.23 割り込み
    24. 2.24 I2C アドレス マッピング
  8. 3ハードウェア設計ファイル
  9. 4準拠に関する情報
    1. 4.1 準拠および認証
  10. 5追加情報
    1. 5.1 ハードウェアまたはソフトウェアに関する既知の問題
      1. 5.1.1 問題 1 — ウォッチドッグ リセット
      2. 5.1.2 問題 2 — 電源オフ シーケンス
      3. 5.1.3 問題 3：TIVA を使用した電源サイクルの失敗
    2. 5.2 商標
    3.     80
  11. 6改訂履歴

2.4.3 テスト ポイント

基板上の各電力出力のテスト ポイントを、表 2-2 に示します。

表 2-2 テスト ポイント
SL.番号 電源 テスト ポイント 電圧
1 VCC5V0_EXP TP10 5
2 VDD_CANUART TP11 0.85
3 VCC3V3_EXP TP12 3.3
4 VDD_1V0 TP23 1
5 VDD_1V2 TP24 1.2
6 VDDSHV_SDIO TP33 3.3/1.8
7 VPP_1V8 TP35 1.8
8 VDD_2V5 TP36 2.5
9 VDD_CORE TP42 0.85/0.75
10 VDDR_CORE TP43 0.85
11 VCC1V8_SYS TP54 1.8
12 VDDA_1V8 TP55 1.8
13 VDD_LPDDR4 TP56 1.1
14 VCC_3V3_SYS TP61 3.3
15 VCC_3V3_MAIN TP68 3.3
16 VMAIN TP82 12
17 VCC_5V0 TP85 5
18 VCC3V3_XDS TP90 3.3
19 XDS_USB_VBUS TP98 5
20 VCC3V3_TA TP201 3.3
21 VBUS_5V0_TYPEA TP203 5
22 VBUS_TYPEC1 TP204 12
23 VBUS_TYPEC2 TP205 12
24 FT4232_USB_VBUS TP206 5
25 LDO_3V3 U30.8 3.3
26 VCC_3V3_FT4232 C153.2 3.3
27 VDD_MMC1_SD TP202 3.3
28 VCC_5V0_HDMICONN TP207 5