JAJUA40A November   2023  – October 2025

 

  1.   1
  2.   説明
  3.   設計を開始
  4.   特長
  5.   5
  6. 1評価基板の概要
    1. 1.1 はじめに
    2. 1.2 キットの内容
    3. 1.3 製品情報
    4. 1.4 EVM のリビジョンおよびアセンブリ バリエーション
    5. 1.5 仕様
  7. 2ハードウェア
    1. 2.1  補足画像
    2. 2.2  主な特長
      1. 2.2.1 プロセッサ
      2. 2.2.2 電源
      3. 2.2.3 メモリ
      4. 2.2.4 JTAG / エミュレータ
      5. 2.2.5 サポートされるインターフェイスおよびペリフェラル
      6. 2.2.6 拡張コネクタ/ヘッダー
    3. 2.3  インターフェイス マッピング
    4. 2.4  電源オン/オフの手順
      1. 2.4.1 電源オンの手順
      2. 2.4.2 電源オフの手順
      3. 2.4.3 テスト ポイント
    5. 2.5  クロック処理
      1. 2.5.1 ペリフェラル リファレンス クロック
    6. 2.6  リセット
    7. 2.7  カメラ シリアル インターフェイス (CSI)
    8. 2.8  オープン LVDS ディスプレイ インターフェイス (OLDI)
    9. 2.9  ディスプレイ シリアル インターフェイス (DSI)
    10. 2.10 オーディオ コーデック インターフェイス
    11. 2.11 HDMI ディスプレイ
    12. 2.12 JTAG インターフェイス
    13. 2.13 テスト オートメーション ヘッダー
    14. 2.14 UART インターフェイス
    15. 2.15 USB インターフェイス
      1. 2.15.1 USB 2.0 タイプ A インターフェイス
      2. 2.15.2 USB 2.0 Type-C® インターフェイス
    16. 2.16 メモリ インターフェイス
      1. 2.16.1 LPDDR4 インターフェイス
      2. 2.16.2 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      3. 2.16.3 MMC インターフェイス
        1. 2.16.3.1 MMC0 - eMMC インターフェイス
        2. 2.16.3.2 MMC1 — マイクロ SD インターフェイス
        3. 2.16.3.3 MMC2 - M.2 Key E インターフェイス
      4. 2.16.4 基板 ID EEPROM
    17. 2.17 イーサネット インターフェイス
      1. 2.17.1 CPSW イーサネット PHY ストラッピング
      2. 2.17.2 CPSW イーサネット PHY1 のデフォルト構成
      3. 2.17.3 CPSW イーサネット PHY2 のデフォルト構成
    18. 2.18 GPIO ポート エクスパンダ
    19. 2.19 GPIO へのマッピング
    20. 2.20 電源
      1. 2.20.1 電源要件
      2. 2.20.2 電源入力
      3. 2.20.3 電源
      4. 2.20.4 電源シーケンス
      5. 2.20.5 AM62P SoC 電源
      6. 2.20.6 電流監視
    21. 2.21 評価基板のユーザー設定/構成
      1. 2.21.1 DIP スイッチ
      2. 2.21.2 ブート モード
      3. 2.21.3 ユーザー テスト LED
    22. 2.22 拡張ヘッダ
      1. 2.22.1 ユーザー拡張コネクタ
      2. 2.22.2 MCU コネクタ
      3. 2.22.3 GPMC NAND (x8) コネクタ
    23. 2.23 割り込み
    24. 2.24 I2C アドレス マッピング
  8. 3ハードウェア設計ファイル
  9. 4準拠に関する情報
    1. 4.1 準拠および認証
  10. 5追加情報
    1. 5.1 ハードウェアまたはソフトウェアに関する既知の問題
      1. 5.1.1 問題 1 — ウォッチドッグ リセット
      2. 5.1.2 問題 2 — 電源オフ シーケンス
      3. 5.1.3 問題 3：TIVA を使用した電源サイクルの失敗
    2. 5.2 商標
    3.     80
  11. 6改訂履歴

2.16.1 LPDDR4 インターフェイス

AM62P SK 評価基板には、ピンごとに最大 3200Mb/s のデータ レートをサポートする Micron のデュアルランク、デュアルダイ 8GB、32 ビット幅 LPDDR4 メモリ (MT53E2G32D4DE-046 AUT:C) が搭載されています。LPDDR4 メモリは配置され、SoC の DDR0 グループに接続されて、ポイント ツー ポイント通信をサポートしています。

LPDDR4 メモリはコア電源に 1.8V が必要であるため、電力需要が抑えられます。I/O には、PMIC の 1.1V 電源出力から電力が供給されます。デフォルトのアクティブ状態を設定するため、AM62P SoC によって制御される LPDDR4 リセット (アクティブ low) はプルダウンされています。また、プルアップ抵抗の実装も可能です。

SK-AM62P-LP LPDDR4 インターフェイス図 2-17 LPDDR4 インターフェイス